集成电路语法语法

2.空格、逗号、等号、左括号、右括号等都可以作为分隔符，多余的分隔符是无效的。 3.电路中不能包含以下部分：电压源回路、电感回路、电压源和电感组成的回路、开路的电流源和（或电容）

4.RXXXXXN+ N-<(MODEL)NAME>VALUE +> RB 15 18 1MEG TC=0.0012,0.0002

5.Cxxxx N+ N- ValueCB 15 18 1UF IC=1.0V

6.Cxxxx N+ N- POLY C0 C1 C2…CB 15 18 POLY 1P 0.2P 0.01P IC=10V 7.Lxxxx N+ N- ValueLB 15 18 1MH IC=1MA

8.LxxxxN+ N- POLY L0 L1 L2… LD 15 18 POLY 10U 1U 2N IC=1MA

9.V —— 电压源I —— 电流源H —— 电流控制电压源F —— 电流控制电流源 G —— 电压控制电流源E —— 电压控制电压源 10.G/Exxxx N+ N- NC+ NC- VlalueG12 2 0 1 0 1.8M 11.F/Hxxxx N+ N- VnameVlalueH5 20 23 VBE 3.9K

12.V/Ixxxx N+ N- < DC/Tran Value>VCC 15 0 DC 12V 13.,V/Ixxxx N+ N- PULSE(V1 V2 TD TR TF PW PER)

V1/V2/TD/TR/TF/PW/PER——初值/幅值/延迟时间/上升时间/下降时间/脉宽/周期 VIN 5 0 PULSE(0 5 0 5N 10N 20N 1M)

14.VXXXXXXX N+ N- PWL (T1 V1 )

15.V/Ixxxx N+ N- SIN(V0 VA Freq TD Theta)VIN 5 0 SIN(0 5 10MEG 1P 0)

Theta(tTD)16.VXXXXXXX N+ N- SFFM (V0 VA FC MDI FS) V0VAsin(2Freq(tTD))eV=V0+VA*SIN[(2π*FC*T)+MDI*(2π*FS*T)]

17.Dxxxx N+ N- Mname18.Qxxxx NC NB NE Mnamemname

20,.MODELMname Type Pname1=P1,Pname2=P2,… .MODEL MODE1 NPN BF=50,IS=1E-13,VBF=50

21,.OP会在输出文件中列出一些直流参数和各结点的工作点电压与支路电流、静态功耗等。 22,.DC VAR1 VSTART VSTOP INCR1 .DC VIN 0 5 0.1

23,.TRAN tincr1 tstop1 .TRAN .1NS 25NS 1NS 40NS START=10NS0－25ns，步长0.1ns,25ns-40ns,步长1ns;从10ns开始输出结果。

24,.AC type npfstartfstop

.AC DEC 10 1K 100MEG(DEC – decade variation.OCT – octave variation.LIN – linear variation. POI – list of points.)

25瞬态分析的初始化语句.IC var1=val1 ···

直流分析的初始条件设定语句.NODESET var1=val1 ···

26,.PRINT:在输出的list文件中打印数字的分析结果，如果.OPTIONS中有POST则同时输出到post-processor中。

27,.PLOT:在输出的list文件中打印低分辨率的曲线（由ASCII字符组成）,如果.OPTIONS中有POST则同时输出到post-processor中。.PLOT AC VM(3,0) VDB(4,2) VM(2,1) VP(3,1) IR(V2) 28,.PROBE:把数据输出到post-processor，而不输出到list文件。

29.三极管参数：IS pn结饱和电流，bf理想正向放大倍数，NF正向电流注入系数 VAF正向Early电压，BR理想最大反向放大系数，VAR反向Early电压 例：。Model Q2N2222 NPN BF=50,IS=1E-13,VBF=50

MOS管参数：L沟道长度 W沟道宽度 VTO零偏压门限电压 KP 跨导GAMMA集体门限参数 PHI表面电势 LAMBDA沟道长度调制系数

。MODEL MOSN NMOS VTO=0.7 KP=110U GAMMA=0.4 LAMBDA=0.04 PHI=0.7 30.模型类型：R,C,L,D,NPN,PNP,NJF,PJF,NMOS,PMOS,NMF,PMF

31.子电路的定义格式为：.SUBCKT SubName（N1,N2,…）.ENDS SubName 子电路的调用格式为：XCallName（N1,N2,…）SubName注意，调用结点的对应。 例句:X1 2 4 17 3 1 MULTI

VERILOG

1,行为级：有关行为和技术指标模块，容易理解,RTL级：有关逻辑执行步骤的模块，较难理解,门级:有关逻辑部件互相连接的模块，很难理解

2,行为仿真：行为的验证和验证模块分割的合理性,前仿真:即RTL级仿真，检查有关模块逻辑执行步骤是否正确。逻辑综合：把RTL级模块转换成门级。综合后仿真：用门级模型做验证，检查门的互连逻辑其功能是否正确。布局布线：在门级模型的基础上加上了布线延时,布局布线后仿真：与真实的电路最接近的验证。

3.每个Verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义 4.转义标识符必须以空格结束

5.`resetall 复位所有的编译指导为缺省值，应该在其它编译指导之前使用；常用的编译引导有： `define `include `timescale `uselib `resetall

6.`timescale 说明时间单位及精度；格式：`timescale /

如：`timescale 1 ns / 100 pstime_unit: 延时或时间的测量单位time_precision: 延时值超出精度要先舍入后使用；`timescale必须在模块之前出现；如果没有timescale说明将使用缺省值，一般是ns

7.用过程语句给一个net类型的或忘记声明类型的信号赋值。信息：illegal …… assignment. 将实例的输出连接到声明为register类型的信号上。信息： has illegal output port specification.

将模块的输入信号声明为register类型。信息：incompatible declaration, … 8.{} {{}}；！~ & | ^；* / %；+ -；<<>>；><>= <=；= = = = = != != =；&；^ ~^； | ；&&；||；？: