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VHDL四路抢答器的设计
设计要求：
１.抢答器同时供N名选手，（此处假设4个)分别用4个按钮Ｓ0~ S３表示。
2．设置一个系统“开始复位”开关S，该开关由主持人控制(当主持人按下该开关后以前的状态复位并且开始计时抢答）。
3．抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LＥD数码管上显示,同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
4. 抢答器具有定时抢答功能，且一次抢答的时间（0-９9S）。当主持人启动“开始复位”键后，定时器进行减计时。
5. 如果定时时间已到，无人抢答,本次抢答无效，系统报警并禁止抢答，定时显示器上显示0０。
一、概述
抢答器的逻辑结构主要由抢答鉴别lｏck模块、定时模块、译码模块和报警器模块组成。在整个抢答器中最关键的是如何实现抢答封锁，在控制键按下的同时计数器倒计时显示有效剩余时间。除此之外，整个抢答器还需有一个“复位开始”信号，以便抢答器能实现清零和开始。抢答器共有3个输出显示，选手代号、计数器的个位和十位,他们输出全都为BCD
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码输出,这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键蜂鸣器短暂响起。
• 方案设计与论证
嘿嘿!将该任务分成N个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、译码模块、报警模块，最后是综合。1ﻫ. 抢答器鉴别模块:
在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时,该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有ＷARN输入(以时间控制系统的WＡＲN输出信号为信号源)、一个和“时间控制系统”公用的ＣＬEＡR端、4人抢答输入信号端S0,S1，Ｓ2,S3和有一个时钟信号端CＬK,这个时钟信号是个高频信号，用以扫描S0,S1，Ｓ２，S3是否有信号输入。输出端有对应于S0,S1，Ｓ2，S3编号的４个指示灯LＥＤ 和4线2进制输出端STATES(用于锁存当前的状态），还有一个STＯP 端用于指示S0，Ｓ１,S2,S3按钮状态（控制计时器停止）。
在此模块中高频时钟信号一直作用,此时,若主持人按下CＬEAＲ即为开始抢答信号，所有输出端都自动清零。在有效时间范围（N秒）内只要有人抢答,STOP就有高电平输出至“时间控制系统”的STOP端以控制倒计时的停止，并且对应的LCD指示灯点亮,STATES锁存输出到译码显示模块,用以显示优先抢答人的组号,并锁定输入端S以阻止系统响应其他抢答者的信号。当有效时间到了之后还没有人抢答,则记时模块发出报警信号,同时反馈回来给抢答鉴别模块,禁止选手在抢答。
２.译码模块：
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将抢答过程中锁存的BCＤ码转换成７段码用于LED的显示。
3定时器模块：
这个模块的输入端有时钟信号ＣLＫ1、系统复位信号CＬＥＡR和一个STOP输入信号；输出端有秒时间状态显示信号高位HIＧH和低位LOＷ，无人抢答时计时中止警报信号WAＲN。
这个模块中主要实现抢答过程中的计时功能,在抢答开始后进行Ｎ秒的倒计时,并且在Ｎ
秒倒计时后无人抢答的情况下显示超时并输出信号至WＡRN报警，或者只要N秒内有人抢答,由抢答鉴别模块输出的STＯＰ信号控制停止计时，并显示优先抢答者的抢答时刻，输出一个信号经WAＲN传至“抢答鉴别系统”，锁存不再让选手抢答。
4报警模块:
在这个模块中主要实现抢答过程中的报警功能,当主持人按下控制键,有限时间内（Ｎ秒内)有人抢答或是倒计时到了之后蜂鸣器开始报警，输出SOUND有效电平为高.
５.在这个模块中是对前４个模块的综合。
三．单元电路软件设计及仿真
1．抢答器鉴别模块VHDＬ程序及模块:
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在这个模块中主要实现抢答过程中的抢答功能,并且能实现当有一路抢答按键按下时,该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有WAＲＮ输入(以时间控制系统的WARＮ输出信号为信号源)、一个和“时间控制系统”公用的CLＥAＲ端、4人抢答输入信号端S０,S1,S２,Ｓ3和有一个时钟信号端CＬＫ，这个时钟信号是个高频信号，用以扫描S0，S1,S2，Ｓ３是否有信号输入。输出端有对应于Ｓ0,S1,S２,S3编号的４个指示灯ＬED 和4线２进制输出端SＴAＴＥＳ （用于锁存当前的状态），还有一个STＯP 端用于指示S0，S1，S2，Ｓ3按钮状态（控制计时器停止)。
ＬIBRARY ＩEEE;
UＳE IＥEE.STＤ＿LOGIC_11．ALＬ;
ＥＮTITＹ LOCＫ IS
ＰORＴ（ ＣLＫ，CLＥAＲ:ＩN STD＿LOGIC;
WＡRN：IN ＳTＤ＿LOＧIC;
Ｓ０,Ｓ1,Ｓ２，S３:IN ＳTD＿LＯGIC;
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STATES：OＵＴ SＴD_LＯGIC＿VECＴOR(3 DOWNTO 0);
STOP：OUＴ STＤ_LOGIC;
ＬEＤ:OUＴ ＳＴD_ＬOGIC_VEＣTＯR(３ DOWNTO 0))；
END LOCK;
ARＣHIＴＥＣTURE ONＥ OＦ LOCK IS
ＳIGNAL G:SＴD_ＬＯGIC_VECＴOR(3 DＯＷNＴO 0);
BEＧIN
PROCＥSＳ（CＬEAＲ,CLK,S0,S１,S2,S3)
ＢＥＧＩＮ
ＩF CＬEAR=＇1' THEN Ｇ<=＂0００0\"；LED<=\"０000\";STOP<='0';
ELSIF ＣLK'ＥVENT AND CＬK＝'1＇ THEＮ
IF WARN＝＇0' ＴHEN
ＩF( S３=＇1')ANＤ NOT(G(0)='1＇ OＲ Ｇ(1)='１＇ OR Ｇ(２）＝'1') HEＮ
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Ｔ--
G（３)＜='１'；ＬＥD（3)<＝'1';
ELSＩF( S2=＇１')AＮD ＮOＴ(G(0）＝'1' OR Ｇ(１)='1' ＯR Ｇ(3)=＇1＇) THＥＮ
G(２)＜＝'1'；LED(２)<='1'；
ELSIF( S1＝'1')ＡND ＮOT(G（0）=＇1' OR G(２)＝＇1' OR G(3)='1') ＴHEN
G(１)<＝'1';LED（2）<＝'1＇;
ＥＬSIF( S０='１＇)ＡＮD NOT（G(1)='1' OＲ Ｇ(2)＝'1＇ OＲ Ｇ(３)＝'１＇) THEN
G(0)<='1';LＥD(３)<＝'1＇;
ENＤ IＦ；
ＳTOP<＝G(0) ＯR G(1) ＯR G(2) OＲ G(３）;
ＥＮD IF;
EＮD IＦ;
ＣAＳE G ＩS
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WHＥN \"0０01\"=>SＴAＴES<=\"０0０1\"；
WHＥＮ ＂0０1０\"=＞STAＴES<=＂０010＂;
WHEN \"０100\"=＞SＴATES<=\"０011\";
WＨEN ＂100０\"＝>STATES<=\"0１０0＂；
ＷHEN OＴHERS＝>STATES<=＂0０0０\";
END CＡＳE;
END PRＯCESS;
END ＡRCHIＴECTUＲE ONE;
2.译码模块VHＤL程序及模块:
将抢答过程中锁存的BCD码转换成７段码用于LＥD的显示。
ＬＩBRARY IＥEE；
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UＳE IＥＥE.STD_LＯＧIＣ_１1６4．ALL;
USE ＩEEE.SＴD_LＯGＩC＿UＮSIGNED.ALＬ；
ENTIＴY CODE IS
POＲＴ(INSTATES： IN STD_LＯGIC_VＥCTOR(3 ＤOWＮTO ０);
QOUT: OUＴ SＴＤ＿LOGＩC_VEＣＴOR(6 DOWNTO ０)）;
ＥND CＯDE;
ARCHITECTURE ＴWＯ OF CODE IS
BＥＧIN
PRＯCESS(INSＴATES)
ＢEGIN
CASE ＩNSTＡTES IS
WHEN \"0０00＂=>QOUT＜=＂0111１1１\";
ＷHEN \"００01\"=>QOUT<=\"00００110\";
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ＷHEN \"0010\"=>QＯUT<＝＂1011011\";
WHEＮ \"0011\"=>ＱOＵT<=\"１００1111\";
WHＥN \"0100＂=>QＯＵＴ<=\"1１00110\";
WHEN \"0101\"=>ＱOUT＜=\"１１01101\";
WHEN \"０110\"=＞QOUＴ<=＂111１101\";
WHＥN \"0111＂=>QOUT<=＂0000111＂;
WＨEＮ \"１0０0\"=＞QOUT<=\"1１１1111\";
ＷHＥN \"1001\"=>QＯUT<=\"1１０1111\";
ＷHEＮ OTHERS=>QOＵT<=＂0０0０000\"；
END CＡSＥ;
ＥND PＲOＣＥＳS;
EＮD ARCHIＴECTURE TWO;
3.定时模块VHDL程序及模块：
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这个模块的输入端有时钟信号CＬK、系统复位信号CLEAR和一个STOP输入信号；输出端有秒时间状态显示信号高位HIGH和低位LOW,无人抢答时计时中止警报信号WARN。
这个模块中主要实现抢答过程中的计时功能,在抢答开始后进行N秒的倒计时,并且在N
秒倒计时后无人抢答的情况下显示超时并输出信号至ＷAＲN报警,或者只要N秒内有人抢答,由抢答鉴别模块输出的ＳTOＰ信号控制停止计时,并显示优先抢答者的抢答时刻，输出一个信号经ＷARN传至“抢答鉴别系统”，锁存不再让选手抢答。
LIBＲARY IＥEE；
ＵSE IEＥE.SＴD_LＯGIＣ_11.ALL；
USE IＥEE.STD_LＯＧIC_UNSIGNED.ALL;
ENTITY CＯＵNT ＩS
PORT(ＣLK,CＬEAR,STＯP:IN ＳTＤ_LOGIC；
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ＷARN:OUＴ ＳTD_LＯGIC;
HＩGH,LＯW:OＵT SＴD_LOＧIＣ_VECTOR(3 ＤOWNＴO ０）);
ENＤ COＵNT；
ARＣＨＩＴECTＵRE TＨREE OＦ COUNT ＩS
ＳIGNAL HＳ:STＤ_LＯGＩＣ＿ＶＥCＴOR（3 DＯWNTO 0)；
SIGNAL LS：STＤ_LＯGIＣ_VECTOR(３ ＤＯWＮTO 0);
ＢEＧIN
PROCESＳ（CLK)
BEGIN
ＩF CLEAＲ='1' THEＮ
ＨS<=\"1001\";LS<＝\"１００1＂;WARN<='0'；
ELＳIＦ CLＫ'EＶＥＮＴ ANＤ ＣＬK＝＇1' THEN
LS<=LS-1；
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IF ＬＳ=＂000０\" TＨEN
LＳ＜=\"1０01\";HS<=HＳ－1;
IF HＳ＝＂0０００\" ＡＮD LS＝＂00００\" TＨEＮ
ＷARN<＝'1';ＨS<=\"000０\"；LＳ<=\"000０＂;
IＦ SＴOP＝'１' TＨEN
HＳ<=HS;
LＳ<=LS;
WARN<='1';
END ＩF;
END IF;
END IF;
END IF;
HIGH<=HS;LＯW<＝ＬS；
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END PROCESＳ;
EＮD ＡRCHITＥCTURE THREE；
4报警模块VHDL：
在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键,有限时间内(N秒内）有人抢答或是倒计时到了之后蜂鸣器开始报警，输出ＳOUND有效电平为高.
LＩＢRARY IEEE;
USE IEEE．ＳTD_ＬOGIC_116４．ALL；
ＥNＴＩTY ＡLARＭ IＳ
ＰOＲT(ＣLEAR,ＷARＮ：IN STD_LＯGIC;
SＯUＮD：OUT STD_ＬOGＩC）；
END ;
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ＡRCHITEＣＴURＥ FOUR OF ALARＭ IS
BEGＩN
PROＣEＳS(WARN，ＣＬEAR)
BEＧＩN
IF ＣLＥＡＲ=＇1' THＥＮ ＥLＳＩF WAＲＮ＝'1' THEN
SOUＮD<=＇1';
ELSE SOUNＤ<='0';
END IＦ;
END PROCESS;
END ;
• 设计电路的仿真波形图
1抢答鉴别模块仿真图:
OUNＤ<='0＇;
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Ｓ--
2．译码模块仿真图:
3记时模块仿真图：
部分仿真图(1):
部分仿真图(2）:
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4报警模块仿真图:
五主电路连线图：
主电路仿真图:
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六、心得与体会
经过三个星期的ＥDA课程设计,通过不懈努力,成功地设计出了数字式四路竞赛抢答器。回首这几周，虽然因为初次涉及ＥＤA技术及ＭAX_PLUSⅡ软件，对相关知识知之甚少，我们也遇到了很多困难，但是我们在这次实习的过程中都受益匪浅，收获颇丰，甚为欣慰。
在这次课程设计的前期,我们先系统地学习了EＤA概论,VHＤＬ描述语言和设计应用方面的基础知识,使得能够较熟练地使用MAX_ＰＬUSⅡ软件进行设计开发，用原理图输入及ＶＨDＬ语言等设计输入并编译仿真，同时我们对以往学过的理论知识有了更加透彻的理解。我们的课题为数字式四路竞赛抢答器,根据电路的特点,我们采用层次化结构化设计,将此项设计任务分成若干模块,规定每一模块的功能和各模块之间的接口，然后再将各模块合起来调试。在设计的过程中，遇到问题我们先思考,查找资料。到自己不能解决的时候就和其他组研究讨论，向指导老师请教。这样既提高了我们发现问题、分析问题、
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解决问题的能力，又很好地培养了交流合作的精神。
但是最后的成品却不一定与仿真时完全一样，因为,再实际接线中有着各种各样的条件制约着。而且，在仿真中无法成功的电路接法，在实际中因为芯片本身的特性而能够成功。所以，在设计时应考虑两者的差异，从中找出最适合的设计方法。本实验通过EDA软件mｕｘｌｕs2的实现，让我对VHDL语言有了大概的了解,所以说,坐而言不如立而行，对于这些电路还是应该自己动手实际操作才会有深刻理解。
通过这次设计,进一步加深了对ＥDＡ的了解,让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时,心里特别的高兴。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来,从理论中得出结论,才能真正为社会服务，从而提高自己的实际动手能力和思考的能力。在设计的过程中遇到问题，可以说得是困难重重,这毕竟第一次做的,难免会遇到过各种各样的问题,同时在设计的过程中发现了自己的不足之处,对以前所学过的知识理解得不够深刻，掌握得不够牢固。
总的来说，这次设计的抢答器还是比较成功的,在设计中遇到了很多问题,最后在老师的辛勤的指导下,终于迎刃而解，有点小小的成就感，终于觉得平时所学的知识有了实用的价值,达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识,同时，对未来有了更多的信心。经历数日的课设眼看尘埃落定,感觉忍不住要长出一口气。结果怎样已然不再重要,在这几日里,我们经历了阶段性成功的狂喜、测试失败后的绝望、陷入困境时的不知所措,重新投入的振作。这已经就足够了!嘿嘿!
八、参考文献
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［1] 、李国洪,沈明山:《可编程逻辑器件EDA技术与实践》，机械工业出版社
[２]、江国强：《ＥＤA技术习题与实验》，电子工业出版社
[3］、曹昕燕，周风臣,聂春燕：《ＥＤA技术试验与课程设计》，清华大学出版社
[4］、黄仁欣：《ＥDA技术实用教程》,清华大学出版社
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