基于AES加密算法的语音加密通信的实现
作者：佟铭 杨立波 槐宇超
来源：《科技创新导报》 2013年第11期
（1.长春理工大学；2.空军航空大学 吉林长春 130022）
摘 要：该文简述了AES(Advanced Encryption Standard)加密算法的原理。提出了针对语音信号进行加密通信的方案。测试实现了基于FPGA的语音通信的加解密过程，有效的提高了语音通信的安全性，同时改善了对语音信号的加解密速度。
关键词:AES算法 FPGA 语音 加解密
中图分类号：TP309 文献标识码：A 文章编号：1674-098X(2013)04(b)-0050-01
伴随着时代的信息化步程，信息已经成为构造信息社会的重要物质基础。语音作为人与人间交互信息的主要途径之一，同时越来越频繁的语音交流在现代通信中普遍应用。无论是在日常的生活、机构的办公甚至是的指挥都离不开通信技术的使用。对语音信息加密来保障其安全性具有很高的实际价值。密码学作为保护信息安全的一种关键技术，在社会、国防和军事等领域发挥着重要作用。相对于DES等一些加密算法安全性方面的不足，以及个别算法加密过程的非公开性。使得人们期待一种更为安全和公开的加密标准的出现。
AES算法因其高安全性、性能优越和灵活等特点，在发布生效后广泛的被采用于各种信息安全的设计。本文基于FPGA平台的并行运算能力及操作灵活等优点，实现针对语音信号的AES加、解密过程。
1 加密算法原理
AES算法是密钥迭代分组密码算法，并将分组的长度固定成128bit，且仅可支持128、192或256bit长度的密钥。加、解密过程根据所选密钥长度进行相应的迭代循环，并且算法加密的过程与解密的过程是相似的，解密是加密的逆运算。加密的循环迭代是由字节变换(SubBytes)、列混合变换(MixColumns)、行移位变换(ShiftRows)、轮密钥加(AddRoundKey)等四个步骤组成。
2 语音加密实现流程
2.1 语音信号处理
语音信号经过滤波后被采集模块采样、编码及A/D转换等操作将模拟信号变为数字信号，作为接下来算法加密的输入。同理，经过解密的数字信号通过回放模块的解码和D/A转换操作变回模拟信号，并最终还原为语音信号。
2.2 AES算法的实现
整个过程基于FPGA平台实现，包括AES加密算法的顶层模块与外部接口的设定、各个子模块的功能及其分配、控制各子模块实现算法等操作。接口如图1所示（以密钥128bit为例）。
子模块包含有输入输出接口模块，对外部输入和内部输出进行位的扩展与分组操作，由于数据总线与AES算法实现的位宽存在差异，这样的操作可以有效地减少资源的占用[2]；扩展密钥模块，负责对初始密钥经扩展函数产生加、解密所需的轮密钥。加解密模块，对所输入信号进行加/解密轮变换及输出。
3 优化的加密算法
步骤SubBytes是AES加解密过程中唯一的非线性变换[1]。为一个砖匠置换，并包含一个作用在状态字的特定S-盒。选取了b=a-1，这一函数定义S-盒。其中a-1表示在有限域的乘法求逆。
构建另一种的组合逻辑S-盒，对于任何GF(28)中的元素都可以映射为GF(24*2)上的元素，系数取自GF(24)的一次多项式和执行在GF(24)上的既约二次多项式下的模乘。取既约多项式为x2+Ax+B,给出对任意多项式bx+c的乘法的逆为：
(bx+c)-1=b(b2B+bcA+c2)1x+(c+bA)(b2cA+c2)1
又存在既约多项式的选择为x2+x+λ,当A=1，B=λ时，上式被表达为：
(bx+c)-1=b(b2λ+c(b+c))1x+(c+b)(b2λ+c(b+c))1
等式表明在有限域GF(24)中进行的乘、加、平方和乘法的逆等运算。其中λ为GF(24)上的常量元素，在多项式保持既约的前提下，可以通过选择常量的值使硬件发挥最佳性能。这种方式构造的S-盒可以使查表的运算量降低，加快执行的速度，进而符合本方案中语音信号对加解密速度的要求。在此基础上，还可以继续对复合域上的乘法反演进行降域求解。
4 测试
使用Verilog HDL语言对加密算法进行描述，利用Quartus II 7.2、Matlab等软件进行功能仿真测试。经测试，基于FPGA的AES算法加解密有效地降低了硬件消耗，并提高了实现速度。从而很好的完成了语音信号的通信。
5 结语
以高级加密标准（AES）算法实现的加解密模块在保证语音通信的同时显著的提高了通信的安全性。伴随硬件快速发展以及相关研究的进一步深入，将AES加密算法应用于语音通信领域将会有更广泛的使用性和更高的实际价值。
参考文献
[1] DAEMEN J，RIJMEN V.高级加密标准(AES)算法——Rijndael的设计[M].北京：清华大学出版社，2003.
[2] 武玉华，徐玲杰，周玉坤，等.AES 密码算法的FPGA优化设计[J].通信技术，2008,41(10):133-136.
[3] Akashi Satoh.A Compact Rijndael Hardware Architecture with S-Box Optimization[M].Springer-Verlag Berlin Heidelberg,2001.
[4] Issam Hammad, Kamal El-Sankary,Ezz El-Masry.High-speed AES encryptor with efficient mergingtechniques[J].IEEE Embedded Systems,2010, 2(3):67-71.
