维普资讯 http://www.cqvip.com 《工业控制计算机｝２００７年２０卷第７期 基于ＦＰＧＡ数据采集系统的研究 Ｄａｔａ Ａｃｑ ｕｉｓｉｔｉｏｎ Ｓｙｓｔｅｍ Ｒｅｓｅａｒｃｈ Ｂａｓｅｄ ＦＰＧＡ 于亚萍 （河南理工大学电气工程与自动化学院，河南焦作４５４００３） 钱建平 （南京理工大学自动化学院，江苏南京２１００９４） 摘要 针对数据采集卡成本高并且易受机箱内环境影响的这一不足，构建了以ＦＰＧＡ为核心的数据采集系统。系统使用 ＦＰＧＡ作为核心ＣＰＵ，控制各个模块，完成信号ＡＤ转换、ＦＩＦＯ缓存、ＵＳＢ串行通信等功能。该系统在ＶＣ＋＋环境下编写动 态链接库资源，以调用动态链接库的形式，实现ＵＳＢ与ＰＣ机的通信。 关键词：数据采集，ＦＰＧＡ，通用串行总线ＵＳＢ，ＶＨＤＬ Ａｂｓｔｒａｃｔ Ｔｈｅ ｐａｐｅｒ ａｉｍｅｄ ａｔ ｓｈｏｒｔｃｏｍｉｎｇ ｏｆ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｃａｒｄ ｗｈｉｃｈ ｉｔ ｉｓ ｈｉｇｈ ｃｏｓｔ ａｎｄ ｅａｓｉｌｙ ｂｅ ａｆｆｅｃｔｅｄ ｗｉｔｈｉｎ ＰＣ ｅｎｖｉ— ｒｏｎｍｅｎｔ．Ｔｈｕｓ ｔｈｅ ｓｙｓｔｅｍ ｐｕｔ ｕｐ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｂａｓｅｄ ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ（ＦＰＧＡ），Ｔｈｅ ｍｏｄｕｌｅｓ ｉｎ ｔｈｉｓ ｓｙｓｔｅｍ ａｒｅ ｃｏｎｔｒｏｌｌｅｄ ｂｙ ＦＰＧＡ ａｓ ｔｈｅ ＣＰＵ ｃｏｒｅ ｔｏ ｃｏｍｐｌｅｔｅ ｔｈｅ ｆｕｎｃｔｉｏｎｓ ｓｕｃｈ ａｓ ｓｉｇｎａｌ ｓａｍｐｌｉｎｇ ｂｙ ＡＤＣ，ｄａｔａ ｃａｃｈｉｎｇ ｂｙ ＦＩＦＯ， ａｎｄ ｃｏｍｍｕｎｉｃａｔｉｎｇ ｂｙ ＵＳＢ，Ｔｈｅｎ ｕｓｅ Ｖｉｓｕａｌ Ｃ＋＋ｔｏ ｐｒｏｇｒａｍ ｄｙｎａｍｉｃ ｌｉｎｋ ｌｉｂｒａｒｙ，ｗｈｉｃｈ ｒｅａｌｉｚｅｄ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｂｅｔｗｅｅｎ ＵＳＢ ａｎｄ ｃｏｍｐｕｔｅｒ ｂｙ ｑｕｏｔｉｎｇ ＤＬＬ． Ｋｅｙｗｏｒｄｓ：ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ，ＦＰＧＡ，ＵＳＢ，ＶＨＤＬ 现有的数据采集系统通常的采集方式是采用数据采集板 卡，如Ａ／Ｄ卡及ＲＳ一４２２、ＲＳ一４８５等总线板卡。采集板卡不仅 －ｔ Ａ ７４拄制｝ 块Ｉ ｕｓＢ 成本高，安装麻烦，而且易受机箱内环境的干扰而导致采集数据 的失真；同时，易受计算机插槽数量和地址、中断资源的，可 咂 枉艇制块 扩展性差；另一方面，采用单片机或ＤＳＰ作为ＣＰＵ控制ＡＤＣ、 存储器和其它外围电路的工作，单片机的时钟频率较低，难以适 图２ ＦＰＧＡ内部控制程序框图 应高速数据采集系统的要求，而ＤＳＰ虽然可以实现较高速的数 节分两次发送。其中高字节的高４位传送１２位数据的高４位， 据采集，但其速度提高的同时也提高了系统的成本。因而，本文 低４位填充０。Ａ／Ｄ转换输出的１２位数据 构建了一种基于ＦＰＧＡ的高速数据采集系统，它主要有ＦＰＧＡ、 分成两个字节后，先传送低字节，后传送高 Ａ／Ｄ芯片以及ＵＳＢ总线构成。ＦＰＧＡ中利用硬件描述语言 字节。 ＶＨＤＬ语言编程实现，ＦＰＧＡ在该数据采集系统中取代了单片机 在本系统中，需要把ＦＰＧＡ输出的数字 或ＤＳＰ对数据采集过程进行控制。此外，主机应用程序采用 信号发送到上位机去，故在数据传输通道中 ＬａｂＶＩＥＷ进行编程。 仅用到了ＵＳＢ总线的读操作。在这种情况 １ 系统设计 下，数据传输通道流程图如图３所示。 系统主要由多路模拟开关、采样保持电路、Ａ／Ｄ转换、ＦＰ— ２．２ ＦＩＦＯ模块 ＧＡ控制模块和ＵＳＢ通信接口等部分。该设计中ＵＳＢ接口器件 ＦＩＦＯ是一个先进先出堆栈，作为数据 选用的是Ｐｈｉｌｉｐｓ公司的ＰＤＩＵＳＢＤ１２，符合ＵＳＢ１．１协议，ＦＰ－ 缓冲器，因为ＡＤ５７４转换速度比较慢， ＧＡ选用的是Ｘｉｌｉｎｘ公司Ｓｐａ￣ａｎⅡ系列的ＸＣ２Ｓ２００ＰＱ２０８芯 ＰＤＩＵＳＢＤ１２读取数据速度较快，为了防止 片。系统设计框图如图１所示。 传送过程中数据的丢失或重复读取，将处理 图３数据传输通道 程序流程图 嚣一．器．詈 后的数据存入ＦＩＦＯ中。 ２．３ ＵＳＢ控制模块 本系统中ＵＳＢ设备端控制模块是ＵＳＢ开发的核心部分。 图１ 系统设计框图 该模块主要负责接收并处理驱动程序的请求，如请求描述符、请 ２ ＦＰＧＡ控制模块 求或设置设备状态、请求设备设置、请求或设置设备接口等 在本系统中所有时序控制均由ＦＰＧＡ来完成，采用ＶＨＤＬ ＵＳＢ１．１标准请求；控制ＰＤＩＵＳＢＤ１２芯片接收应用程序的控制 语言编写控制程序，这些时序控制包括对Ａ／Ｄ转换器的控制，１２ 指令等。 位并行数据的处理，数据的缓存，以及对ＵＳＢ接口器件的控制。 １）分频模块。由于要求ＰＤＩＵＳＢＤ１２的读写周期大于５００ｎｓ， ２．１数据采集通道时序控制 即读写的时钟频率不能超过２ＭＨｚ，故要对系统的时钟进行分 首先，ＦＰＧＡ通过ＡＤ转换的时序控制模块将采集到的模 频。本系统的时钟频率为３２ＭＨｚ，为满足上述要求，需将系统时 拟信号转换为１２位数字信号，然后，将信号缓存，并通过数据处 钟分频１６倍以上。 理模块将１２位数字信号转换为高４位和低８位，作为高、低字 ２）延时电路。ＰＤＩＵＳＢＤ１２复位后，至少等待３ｍｓ才能对 河南理工大学校级资助项目。 维普资讯 http://www.cqvip.com 基于ＦＰＧＡ数据采集系统的研究 这些生成工具能够很容易地生成一个ＵＳＢ驱动程序框架，故本 系统设计采用了Ｄｒｉｖｅｒ Ｓｔｕｄｉｏ ２．７进行驱动程序的开发。 应用程序界面一般用ＶＣ＋＋编写，较为复杂，且花费的时 间较长，而本系统采用ＬａｂＶｌＥＷ来编写应用程序界面。利用 ＬａｂＶＩＥＷ编制ＵＳＢ应用程序，将其和ＵＳＢ总线结合起来的进 行数据采集的系统集成了两者的优点。 ＬａｂＶｌＥＷ虽然有接口卡的驱动和管理程序，但其主要是针 对ＮＩ公司自己生产的卡。对于普通的Ｉ／Ｏ卡，还不能直接被 ＬａｂＶｌＥＷ所应用。利用自己编写的动态链接库（ＤＬＬ）模块，通过 调用ＤＬＬ中的导出函数来完成数据的读写，实现ＬａｂＶｌＥＷ与 图４ ＰＤＩＵＳＢＤ１ ２控制模块框图 ＵＳＢ设备的数据通讯。在ＬａｂＶｌＥＷ环境下调用ＤＬＬ是通过使 用一个重要的子ＶＩ——Ｃａｌ ｌＬｉｂｒａｒｙ Ｆｕｎｃｔｉｏｎ Ｎｏｄｅ（ＣＬＦＮ）来 ＰＤＩＵＳＢＤ１２寄存器进行访问，从而能使晶振有足够的时间稳定 下来。 实现的。 ３）沿控制模块。ＰＤＩＵＳＢＤ１２对数据的读写都有各自的读／ 本系统设计中动态链接库的编写是在ＶＣ＋＋６．０环境中选 写控制信号ＷＲ—Ｎ和ＲＤ—Ｎ，每次读／写操作都在对应控制信号 择Ｗｉｎｄｏｗｓ ３２ Ｄｙｎａｍｉｃ Ｌｉｎｋ Ｌｉｂｒａｒｙ进行的。主要完成的功 的下降沿触发。 能是打开、关闭ＵＳＢ设备和对端１和端点２进行读写。 ４）输入／输出切换。由于ＰＤＩＵＳＢＤ１２的８位数据总线是双 ＣＬＦＮ这个节点位于函数模板Ｆｕｎｃｔｉｏｎ—Ａｄｖａｎｃｅｄ下，调 向总线，故读／写操作之一在进行的时候，另一个操作信号源必 用编写的ＤＬＬ就能实现ＵＳＢ接口的数据传输功能。 须关闭，避免双驱动。 ４结束语 ５）请求处理模块。请求处理模块的功能是根据主机的请求 本系统利用ＦＰＧＡ作为微控制器，采用ＶＨＤＬ语言进行模 来控制设备收发模块的处理状态，并与设备收发模块一起工作。 块化编程，所产生的硬件电路对整个数据采集系统进行时序控 当接收到主机请求时，请求处理模块输出相应的请求命令和中 制，使系统程序设计具有良好的移植性；利用ＬａｂＶＩＥＷ图形化 断命令，这些命令用来控制设备收发模块的工作。 编程工具编写了应用程序界面，并通过调用动态链接库实现了 ６）设备收发模块。设备收发模块主要功能为配置ＰＤＩＵＳＢＤ１ ２、 外部数据与ＰＣ机之间的通信。与传统的数据采集卡相比，该数 处理ＰＤＩＵＳＢＤ１２产生的中断、完成从缓冲区读取数据、根据需 据采集系统集成了ＦＰＧＡ、ＵＳＢ、ＬａｂＶＩＥＷ三者的优点，降低了 要将数据通过ＰＤＩＵＳＢＤ１２发送给主机，完成主机请求的每个 成本，提高了数据传送速度，更适合实时数据采集系统的需求。 解析工作，并将解析完成的数据请求传递给请求处理模块。 编写一个测试激励文件，虚拟一个ＰＤＩＵＳＢＤ１２接口器件， 参考文献 ［１］任晓东，文博．ＣＰＬＤ／ＦＰＧＡ高级应用开发指南［Ｍ］．北京：电子工业 利用Ｍｏｄｅｌｓｉｍ对其进行仿真，可以判断固件代码正确性。 出版社，２Ｏ０３ ３ ＰＣ机应用程序 ［２］陈秀玲，周欣，等．基于ＵＳＢ接口的数据采集系统的设计与实现［Ｊ］． 驱动程序通常采用Ｗｉｎｄｏｗｓ ＤＤＫ来实现，如果只使用 自动化与仪表，２００４，９（２５）：１９－２２ ＤＤＫ进行开发，比较复杂。目前有许多第三方软件厂商提供了 ［３］ＥＤＡ先锋工作室＿ＦＰＧＡ／ＣＰＬＤ设计工具［Ｍ］．北京：人民邮电出版 各种各样的生成工具，如ｄｒｉｖｅｒｗｏｒｋｓ、Ｄｒｉｖｅｒ Ｗｉｚａｒｄ等。由于 社，２００３ ［收稿日期：２００７．１．４］ （上接第３２页） 据，这两个步骤并行工作，数据未被耽搁。ＣＰＵ２接收数据需要 ３软件设计 的时间可以作如下分析：ＴＷ为车站之间转发数据时空留的时间， 收发器ＣＰＵ１的软件比较简单，这里不作陈述，主要讲解收 设第Ｎ站的数据帧长度为Ｃ ，数据传输波特率为Ｂ，（１＋８＋１） 发器ＣＰＵ２的软件设计。由于数据在车站之间传输时存在干扰， 表示发送一个字节的总位数（８位数据位和起始停止各一位）， 为保证信号正确传输，本系统所有通信采用的波特率均为 则第Ｎ站ＣＰＵ２转发第Ｍ（Ｍ＜Ｎ）站数据需要的时间Ｔｍ为： １２００ｂｐｓ，８位数据位，１位起始位及１位停止位的串行字节格 ＝Ｃｌｍ （７＋８＋１）／Ｂ＋Ｌ （１） 式。其帧的格式如下： 从式（１）可以得出第Ｎ站转发前方所有车站数据需要的时 ＡＡＨ ５５Ｈ【站号【方向号Ｉ有效数据Ｉ校验字节 间Ｔ为： 十 ＋…＋ —Ｔ （２） ＣＰＵ２的软件具有自动判错功能。发送程序发送数据时，对 调度中心南线５个车站的采集点字节数约为１ １０个（有约 有效数据进行累加（溢出丢失），累加和作为校验字节发送，显示 １０００个开关量），由式（２）得出循环一次的时间约为１．３ｓ，完全 程序也对接收的有效数据进行累加，如果累加和与校验字节相 等，则表示该组数据有效，否则无效。接收程序不断检测上一车 满足现场规定采集信号传输时间的要求。 ４结束语 站传来的数据，在查询到帧头（ＡＡＨ，５５Ｈ）后，随即判断站号，并 经几个月的使用，整个系统使用普通电话线在无中继的情 按照站号的不同设置不同的计数器初值。如果接收主程序在有 况下，可靠传输距离达到了２０ｋｍ。 效的时问内转发完某一站规定的字节数，则接收主程序进行下 参考文献 一站的帧头查询；如果在有效的时间内没有转发完某一站的字 ［１］石东海．单片机数据通信技术从入门到精通［Ｍ］．西安：西安电子科技 节数，则接收主程序不再等待接收，而是跳出进行下一站的帧头 大学出版社，２００２ 查询。进行一轮循环后，ＣＰＵ２开始发送本站的数据。为了提高 ［２］何立民．ＭＣＳ一５１单片机应用系统设计［Ｍ］．北京：北京航空航天大 传输效率，ＣＰＵ２在接收第Ｘ个数据的同时发送第Ｘ一１个数 学出版社，１９９０ ［收稿日期：２００７．１ｌ２３］
