计算机专业基础综合计算机组成原理(多层次的存储器)模拟试卷1

试卷1

(总分：68.00，做题时间：90分钟)

一、单项选择题(总题数：13，分数：26.00)

1.计算机的存储器采用分级存储体系的主要目的是( )。 A.便于读写数据 B.减小机箱的体积 C.便于系统升级

D.解决存储容量、价格和存取速度之间的矛盾 √ 2.和外存储器相比，内存储器的特点是( )。 A.容量大，速度快，成本低 B.容量大，速度慢，成本高 C.容量小，速度快，成本高 √ D.容量小，速度快，成本低

3.某SRAM芯片，其存储容量为K×16位，该芯片的地址线和数据线数目为( )。 A.，16 B.16， C.，8 D.16，16 √

4.某机字长32位，存储容量256MB，若按字编址，它的寻址范围是( )。 A.1M B.512KB C.M √ D.256KB

5.某计算机字长为32位，其存储容量为4GB，若按双字编址，它的寻址范围是( )。 A.4G B.0．5G √ C.8G D.2G

6.双端口存储器所以能高速进行读／写，是因为采用( )。 A.高速芯片

B.两套相互的读写电路 √ C.流水技术 D.新型器件

7.下列因素下，与cache的命中率无关的是( )。 A.主存的存取时间 √ B.块的大小 C.cache的组织方式 D.cache的容量 8.下列说法中正确的是( )

A.多体交叉存储器主要解决扩充容量问题

B.cache与主存统一编址，cache的地址空间是主存地址空间的一部分 C.主存都是由易失性的随机读写存储器构成的 D.cache的功能全部由硬件实现 √ 9.下列关于存储系统的描述中不正确的是。

A.每个程序的虚地址空间可以远大于实地址空间，也可以远小于实地址空间 B.多级存储体系由cache、主存和虚拟存储器构成 √

C.cache和虚拟存储器这两种存储器管理策略都利用了程序的局部性原理 D.当cache未命中时，CPU可以直接访问主存，而外存与CPU之间则没有直接通路 10.虚拟段页式存储管理方案的特点为( )。

A.空间浪费大、存储共享不易、存储保护容易、不能动态连接 B.空间浪费小、存储共享容易、存储保护不易、不能动态连接 C.空间浪费大、存储共享不易、存储保护容易、能动态连接 D.空间浪费小、存储共享容易、存储保护容易、能动态连接 √ 11.采用虚拟存储器的主要目的是( )。 A.提高主存储器的存取速度

B.扩大主存储器的存储空间，且能进行自动管理和调度 √ C.提高外存储器的存取速度 D.扩大外存储器的存储空间

12.在虚拟存储器中，当程序正在执行时，由( )完成地址映射。 A.程序员 B.编译器 C.装入程序 D.操作系统 √

13.下列有关存储器的描述中，正确的是( )。

A.在页式虚拟存储系统中，若页面大小加倍，则缺页中断的次数会减半 B.虚拟存储器的最大存储空间为主存空间容量和辅存空间容量之和

C.内碎片指的是内存中的难以利用的小空闲分区，而外碎片指的是外存中的难以利用的小空闲分区 D.交换技术利用了程序的局部性原理实现多任务并发环境中的存储管理 √

二、设计题(总题数：6，分数：12.00)

14.用512K×16位的Flash存储器芯片组成一个2M×32的半导体只读存储器，试问：(1)数据寄存器多少位?(2)地址寄存器多少位?(3)共需要多少个这样的存储器件?(4)画出此存储器的组成框图。

__________________________________________________________________________________________ 正确答案：(正确答案：(1)数据寄存器32位。 (2)地址寄存器21位。 (3)共需要8片FLASH。 (4)存储器的组成框图如图3．14所示。) 15.某机器中，已知配有一个地址空间为0000H～1FFFH(16进制)字长16位的ROM区域。现在再用RAM芯片(8K×8位)形成16K×16位的RAM区域，起始地址为2000H。假设RAM芯片有 地址总线为A 15 ～A 0 ，数据总线为D 15 ～D 0 ，控制信号为R／ 和RAM同CPU连接。

__________________________________________________________________________________________ 正确答案：(正确答案：整个存储器的地址空间分布如图3．16(a)所示。 地址空间分三组，每组为8K×16位。由此可得存储器组成方案要点如下(图3．16(b))： (1)组内地址用A 12 ～A 0 ； (2)小组

(读／写)， 信号控制端。CPU

(当存储器进

行读或写操作时，该信号指示地址总线上的地址是有效的)。要求： (1)画出地址译码方案。 (2)将ROM

译码使用2：4译码器； (3)RAM 1 、RAM 2 各用两片8K×8位的芯片位并联连接，其中一片组成高8位，另一片组成低8位。 (4)用 (5)CPU的R／ 信号作为2：4译码器的使能控制端，当该信号有效时，译码器工作。

端进行连接。当R／ =1时，存储器执行读操作，当R／

信号与RAM的 =0时，存储器执行写操作。ROM只读不写。)

16.有一个具有22位地址和32位字长的存储器。问：(1)该存储器能存储多少字节的信息?(2)如果存储器由512K×16位SRAM芯片组成，需要多少片?(3)需要地址多少位作芯片选择?

__________________________________________________________________________________________ 正确答案：(正确答案：(1)存储器单元数为2 =4M，存储器容量=4M×32位=16MB，故能存储16M字节信息。 (2)由于总存储容量为4M×32位，所需芯片数=4M×32÷(512K×16)=16片。 (3)如用16片芯片组成一个16MB的存储器，地址总线低20位可直接接到芯片的A 0 ～A 19 端，而地址总线高2位(A 20 ，A 21 位)需要通过2：4译码器进行芯片选择。)

17.用16K×8位的DRAM芯片构成K×32位的存储器。要求：(1)画出该存储器组成的逻辑框图。(2)设存储器读、写周期均为0．5μs，CPU在1μs内至少访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?

__________________________________________________________________________________________ 正确答案：(正确答案：(1)根据题意，存储器总容量为K×32位，故地址线总需16位。现使用16K×8位的DRAM芯片，共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑框图如图3．20所示，其中使用一片2：4译码器。 (2)根据已知条件，CPU在1μs内至少访存一次，所以整个存储器的平均读／写周期与单个存储器片的读／写周期相差不多。应采用异步式刷新方式比较合理。对DRAM存储器来讲，两次刷新的最大时间间隔是2ms。DRAM芯片读／

22

写周期为0．5μs，假定16K×1位的DRAM芯片用128×128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms／128=15．6μs，可取刷新信号周期15μs。)

18.某计算机字长32位，常规设计的存储空间≤4M，若将存储空间扩展至32M，请提出一种可能方案。 __________________________________________________________________________________________ 正确答案：(正确答案：可采用多体交叉存取方案，即将主存分成8个相互、容量相同的模块M 0 ，M

1

，M 2 ，…，M 7 ，每个模块4M×32位。它们各自具备一套地址寄存器、数据缓冲寄存器，各自以等同

CPU访问8个存储模块，可采用两种方式：

的方式与CPU传递信息。其组成结构如图3．22所示。 一种是在一个存取周期内，同时访问8个存储模块，由存储器控制器控制它们分时使用总线进行信息传递。另一种方式是：在一个存取周期内分时访问每个体，即每经过1／8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存储体，个体的读写过程将重叠(并行)进行。) 19.某K×16比特的SRAM芯片结构中理器设计256K×32比特的存储器。

__________________________________________________________________________________________ 正确答案：(正确答案：存储器的连线如图3．23所示。每两片构成32比特总线宽度。设CPU的字节选择信号为 芯片的 ，则应将 与数据总线低16位的芯片的 20

分别为高、低有效字节的使能端。请用该芯片为32位微处

相连，而 与数据总线高16位的

相连。因256K×32比特=1M字节=2 字节，故需20位地线。其中A 1 ，A 0 实际用于字

节选择，并不与存储器芯片相连。A 2 —A 17 用作芯片内部的存储单元选择。A 18 ，A 19 经2：4线译码器译码产生四个片选信号。 ) 三、分析题(总题数：15，分数：30.00)

20.分析图3．2中(a)(b)两个存储器芯片有什么相同和不同。 __________________________________________________________________________________________ 正确答案：(正确答案：相同：二个存储器芯片的存储容量都是个字(6条地址线A 5 ～A 0 指定，即2

6

=)，字长4位(4条数据线O 3 ～O 0 或I／O 3 ～I／O 0 指定)，均有访存使能信号 (低电平有

效)。 不同：图(a)是ROM芯片，数据线是单向的(只输出)，无读／写命令线。而图(b)是RAM芯片，有读写命令线R／W，数据线是双向的(输入／输出)。)

21.设有一个具有24位地址和8位字长的存储器，问：(1)该存储器能够存储多少字节的信息?(2)如果存储器由4M×1位的RAM芯片组成，需要多少片?(3)需要多少位作芯片选择?

__________________________________________________________________________________________ 正确答案：(正确答案：(1)存储单元数为2 =16M=16777216单元，故能存储16777216个字节的信息。 (2)由于存储容量为16MB(8位字长)，每4M字节需要8片(位并联方式)，故所需芯片数为16／4×8=32片。 (3)如果用32片组成一个16M的存储器，地址总线的低22位可以直接连到芯片的 A 0 ～A 21 管脚，而地址总线的高两位(A 23 A 22 ) 1 需要通过2：4线译码器进行芯片选择。存储器组成方案为位并联与地址串联相结合的方式。)

22.SRAM芯片有17位地址线和4位数据线。用这种芯片为32位字长的处理器构成1M×32比特的存储器，并采用内存条结构。问：(1)若每个内存条为256K×32比特，共需几个内存条?(2)每个内存条共需多少片这样的芯片?(3)所构成的存储器需用多少片这样的芯片?

__________________________________________________________________________________________ 正确答案：(正确答案：(1)1M=1024K，共需要内存条1024／256=4条。 (2)该芯片为2 ×4比特=128K×4比特，故每个内存条需芯片(256／128)×(32／4)=16片。 (3)构成该存储器共需芯片4×16=片。) 23.某DRAM芯片内部的存储单元为128×128结构。该芯片每隔2ms至少要刷新一次，且刷新是通过顺序对所有128行的存储单元进行内部读操作和写操作实现的。设存储器周期为500ns。求其刷新的开销(也即进行刷新操作的时间所占的百分比)。

__________________________________________________________________________________________ 正确答案：(正确答案：每刷新一行需进行一次读操作和一次写操作，故每行的刷新时间为500ns×2=1000ns=1μs。在2ms时间内需进行128次刷新，需时1×128=128μs。故刷新的开销为 128μs／2ms×100％=6．4％)

24.画图说明顺序方式和交叉方式的存储器模块化结构。

__________________________________________________________________________________________ 正确答案：(正确答案：(1)顺序方式的存储器模块化结构如图3．7(a)所示。这里假设存储器容量为32字，分成M 0 ～M 3 四个模块，每个模块8个字。访问地址按顺序分配给一个模块后，接着又按顺序为下一个模块分配访问地址。存储器的32个字可由5位地址寄存器指示，其中高2位选择4个模块中的1个，低3位选择每个模块中的8个字。顺序方式的缺点是各模块之间串行工作，因此存储器带宽受到。 (2)交叉方式寻址的存储器模块化结构如图3．7(b)所示。存储器容量也为32个字，分成4个模块，每个模块8个字。但地址分配方法与顺序方式不同：先将4个线性地址0，1，2，3依次分配后M

0

17

24

，M 1 ，M 2 ，M 3 模块，再将线性地址4，5，6，7依次分配给M 0 ，M 1 ，M 2 ，M 3 模块。当存储器

寻址时，用地址寄存器的低2位选择4个模块中的一个，用高3位选择模块中的8个字。这样，连续地址分布在相邻的不同模块内，而同一模块内的地址都是不连续的，因此交叉方式的存储器可以实现多模块并行存取，大大提高了存储器带宽。 ) 25.设存储器容量为32字，字长位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少? __________________________________________________________________________________________ 正确答案：(正确答案：信息总量：q=位×4=256位 顺序存储器与交叉存储器读出4个字的时间分别是： t 2 =mT=4×200ns=8×10 [s] t 1 =T+(m－1)τ=200+3×50=3．5×10 [s] 则顺序存储器带宽为 W 2 =q／t 2 =32×10 [位／s] 交叉存储器带宽为 W 1 =q／t 1 =73×10 [位／s])

26.CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns，主存为250ns，求cache—主存系统的效率和平均访问时间。

__________________________________________________________________________________________ 正确答案：(正确答案：cache的命中率 r=T m ／T c =250ns／50ns=5 cache—主存系统效率e为

7

7

－7

－7

平均访问时间T a 为 T a =T c ／e=50／ns0．833=60ns)

27.CPU访问内存的平均时间与哪些因素有关?

__________________________________________________________________________________________ 正确答案：(正确答案：由公式T a =H．T c +(1－H)T m 可以看出，cache和主存的存取周期直接影响CPU的平均访存时间，而命中率也是影响cache—主存系统速度的原因之一。命中率越高，平均访存时间就越接近于cathe的存取速度。 而影响命中率的因素包括eache的替换策略、cathe的写操作策略、caehe的容量、caehe组织方式、块的大小，以及所运行的程序的特性。另外还包括控制cache的辅助硬件的调度方式。如果实现信息调度功能的辅助硬件能事先预测出CPU未来可能需要访问的内容，就可以把有用的信息事先调入cache，从而提高命中率至关重要的。而扩大cache的存储容量可以尽可能多地装入有用信息，减少从主存调度的次数，同样能提高命中率。但是cache的容量受到性能价格比的，加大容量会使成本增加，致使cache—主存系统的平均位价格上升。所以虽然提高命中率能提高平均访存速度，但提高命中率会受到多种因素的制约。)

28.假设主存只有a，b，c三个页框，组成a进c出的FIFO队列进程，访问页面的序列是0，1，2，4，2，3，0，2，1，3，2号。若采用：①FIFO算法；②FIFO+LRU算法。用列表法求两种策略的命中率。 __________________________________________________________________________________________ 正确答案：(正确答案：求解表格如下所示。FIFO算法只是依序将页面在队列中推进，先进先出，最先是入队列的页面结合LRU算法时，当命中后不再保持队列不变，而是将这个命令中的页面移到a页框。从下表中看出命中3次，从而使命中率提高到27．3％。) 29.某计算机的主存地址空间大小为256MB，按字节编址。指令cache和数据cache分离，均有8个cache行，每个cache行大小为B，数据cache采用直接映射方式。现有两个功能相同的程序1和程序2，其伪代码如下所示：程序1：int a[256][256]：int sum_array1(){int i，j，sum=0；for(i=0；i＜＜256；i++)for(j=0；j＜256；j++)程序2：int a[256][256]；int sum_array2(){int i，j，sum=0；for(j=0；j＜256；j++)for(i=0；i＜256；i++)假定int类型数据用32位补码表示，程序编译时i，j，sum均分配在寄存器中，数组a按行优先方式存放，其首地址为320(十进制数)。请回答下列问题，要求说明理由或给出计算过程。(1)若不考虑用于cache一致性维护和替换算法的控制位，则数据cache的总容量为多少?(2)数组元素a[0][31]和a[1][1]各自所在的主存块对应的cache行号分别是多少(cache行号从0开始)?(3)程序A和B的数据访问命中率各是多少?哪个程序的执行时间更短?

__________________________________________________________________________________________ 正确答案：(正确答案：(1)数据cache的总容量为：4256位(532字节)。 (2)数组a在主存的存放位置及其与cache之间的映射为： a[0][31]所在主存块映射到cache第6行， a[1][1]所在主存块映射到cache第5行。 (3)编译时i，j，sum均分配在寄存器中，故数据访问命中率仅考虑数组a的情况。 ①程序1的数据访问命中率为93．75％； ②程序2的数据访问命中率为0。 程序1的执行比程序2快得多。)

30.页式存储器的逻辑地址由页号和页内地址两部分组成。若页面大小为4KB，地址转换过程如图3．11所示。图中逻辑地址84用十进制表示，经页表转换后，该逻辑地址的物理地址是多少?12

__________________________________________________________________________________________ 正确答案：(正确答案：已知页面大小为4KB，故页内地址为12位(2 =4096)。 逻辑地址84转换成二进制地址为10000111000100，其中高2位为页面号。查页表可知，2号页面的物理块号为8。由于逻辑地址和物理地址的页内地址部分是相同的，故可把页号与页内地址拼接，得到物理地址为100000011100100。 100000011100100转换成十进制数为33220。)

31.某段页式虚拟存储系统，页大小为2KB，每个段的页表有8个表项。设某任务恰好被分成4个大小相等的段。问：(1)每个段最大的长度是多少?(2)此任务的最大逻辑地址空间有多大?

__________________________________________________________________________________________ 正确答案：(正确答案：(1)每个段最多有8个页面，故每个段的最大长度是2KB×8=16KB。 (2)该任务有4个段，故此任务的最大逻辑地址空间为16KB×4=KB。)

32.设某系统采用页式虚拟存储管理，页表存放在主存中。(1)如果一次内存访问用50ns，访问一次主存需用多少时间?(2)如果增加TLB，忽略查找TLB占用的时间，并且75％的页表访问命中TLB，内存的有效访问时间是多少?

__________________________________________________________________________________________ 正确答案：(正确答案：(1)若页表存放在主存中，则要实现一次页面访问需两次访问主存：一次是访问页表，确定所存取页面的物理地址；第二次才根据该地址存取页面数据。故访问一次主存的时间为50×2=100(ns) (2)75％×50+(1－75％)×2×50=62．5(ns))

33.某页式虚拟存储管理系统中，页大小为100字。某作业依次要访问的字地址序列是：115、228、120、88、446、102、321、432、260、167，若该作业的第0页已经装入主存，分配给该作业的主存共300字，请问：按FIFO调度算法和LRU调度算法将分别产生多少次缺页中断?列出依次淘汰的页号。

__________________________________________________________________________________________ 正确答案：(正确答案：按FIFO调度算法将产生5次缺页中断；依次淘汰的页号为：0、1、2。 按LRU调度算法将产生6次缺页中断；依次淘汰的页号为：2、0、1、3。)

34.设一个按位编制的虚拟存储器，它可以满足1K个任务的需要，但在一段较长的时间内一般只有四个任务在使用，故用容量为四行的相连存储器组硬件来缩短被变换的虚地址中的用户位数，每个任务的程序空间最大可达4096个页，每页为512字节，实主存容量为2 位，设快表用CAM存储器构成，行数为22，快表的地址是经过散列技术形成的。为减少散列冲突，配有两套的相等比较器电路(这时快表的每行包含两个单元，各存放一个进行地址交换的表目)。请设计该地址变换机构： (1)画出其虚实地址经快表变换的逻辑示意图； (2)求相连存储器组中每个寄存器的相连比较位数； (3)求散列变换硬件的输入位数和输出位数； (4)求每个相等比较器的位数； (5)求快表的总位数。

__________________________________________________________________________________________ 正确答案：(正确答案：(1)虚拟地址分为3个字段，最左边的字段是虚页号，中间字段是高速缓存块号，最右边的字段是块内字地址。逻辑示意图如图3．13所示。(2)相连存储器组中每个寄存器的相连

20

比较位数由总的任务数决定。有1K个任务，那么相连存储器组中每个寄存器相连比较位数应该是10位。 (3)散列变换硬件的输入为虚拟页号12位(4096取以2为底的对数)加上任务标志ID2位(常用任务数4取以2为底的对数)之和，即14位，输出为快表的表项索引，因为共有32位，所以输出为5位。 (4)相等比较器比较的内容是当前地址与快表表项中虚页号与任务ID的和，所以每个相等比较器位数为14位。 (5)因为快表表项有两个相同项，所以快表中每行为2×(14+8)=44位，共22行，所以总位数为44×22=968位。)