实验三 用状态机实现序列检测器的设计
一、实验目的：
用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。
二、原理说明：
序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例3-1描述的电路完成对序列数\"11100101\"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。 【例3-1】 //顶层文件：
module XULIEQI(clk,reset,din8,LED7S); input clk; input reset; input [7:0] din8; output [6:0] LED7S;
wire [3:0] AB;
xulie u1 (clk, din8, reset, din);
schk u2 (din,clk,reset,AB);
decl7s u3 (AB,LED7S);
endmodule
//串行检测：
module schk(DIN,CLK,CLR,AB);
input DIN,CLK,CLR; output[3:0] AB;
reg [7:0] Q; reg [3:0] AB;
parameter
idle = 8'b00000000, a = 8'b00000001, b = 8'b00000010, c = 8'b00000100, d = 8'b00001000, e = 8'b00010000, f = 8'b00100000, g = 8'b01000000, h = 8'b10000000;
parameter data=8’b11100101;
always @(posedge CLK or negedge CLR) if(!CLR) begin Q <= idle; end else begin case(Q) idle: begin if(DIN==data[7]) Q<=a; else Q<=idle; end a: begin if(DIN== data[6]) Q<=b; else Q<=idle; end b: begin if(DIN== data[5]) Q<=c; else Q<=idle; end c: begin if(DIN== data[4]) Q<=d; else Q<=idle;
end d: begin if(DIN== data[3]) Q<=e; else Q<=idle; end e: begin if(DIN== data[2]) Q<=f; else Q<=idle; end f: begin if(DIN== data[1]) Q<=g; else Q<=idle; end g: begin if(DIN== data[0]) Q<=h; else Q<=idle; end default : Q<=idle; endcase end always @(Q) begin if(Q==h) AB <= 4'b1010 ; else AB <= 4'b1011 ; end
endmodule
//前端预置8位数据输入：
module xulie(clk, din8, reset, din); input clk;
input[7:0] din8; input reset; output din;
parameter s0 = 3'b000, s1 = 3'b001,
s2 = 3'b010, s3 = 3'b011, s4 = 3'b100, s5 = 3'b101, s6 = 3'b110, s7 = 3'b111;
reg[2:0] cur_state,next_state; reg din;
always @ (posedge clk or negedge reset) if(!reset)
cur_state <= s0; else
cur_state <= next_state;
always @ (cur_state or din8 or din ) begin
case (cur_state) s0 : begin
din <= din8[7]; next_state <= s1; end s1 : begin
din <= din8[6]; next_state <= s2; end s2 : begin
din <= din8[5]; next_state <= s3; end s3 : begin
din <= din8[4]; next_state <= s4; end s4 : begin
din <= din8[3]; next_state <= s5; end s5 : begin
din <= din8[2]; next_state <= s6; end s6 : begin
din <= din8[1]; next_state <= s7; end s7 : begin
din <= din8[0]; next_state <= s0; end default : begin
din <= 1'b0; next_state <= s0; end endcase end
endmodule
提示：1.若对于D <= \"11100101 \"，电路需记忆：初始状态、1、11、111 、 1110 、11100、111001、1110010、11100101 共9种状态。 三、实验内容：
1. 编写由两个主控进程构成的有限状态机。画出状态图，并给出其仿真测试波形； 2. 自己编写数码管显示程序（decl7s.v）来显示A或B状态。已知数码管为共阳级连接。
输入（4bits） 4’b1010 4’b1011 4’b0000 输出（7bits） 7’b 0001000 7’b 0000011 7’b1000000 显示内容 a b 0 提示：可以在default分支选用显示“0”。
3. 利用QuartusII对文本编辑输入、仿真测试并给出仿真波形，了解控制信号的时序。最后进行引脚锁定并完成硬件测试实验。
建议用KEY1（PIN23）控制复位信号RESET；KEY0（PING26）控制状态机工作时钟CLK；指示输出AB接数码管HEX0(PIN_AF10, PIN_AB12, PIN_AC12, PIN_AD11, PIN_AE11, PIN_V14, PIN_V13)。
5. 下载后，按以下提示进行操作： 1）、按实验板“系统复位”键； 2）、用SW0-SW7(PIN_N25, PIN_N26，PIN_P25，PIN_AE14，PIN_AF14，PIN_AD13，
PIN_AC13，PIN_C13)键输入待测序列数\"11100101 \"；
3）、按下RESET键；
4）、按KEY0键（时钟clk输入） 8次，这时若串行输入的8位二进制序列码与预置码\"11100101 \"相同，则数码管HEX0应从原来的B变成A ，表示序列检测正确，否则仍为B。 四、思考题：
说明代码表达的是什么类型的状态机，它的优点是什么？详述其功能和对序列数检
测的逻辑过程；
五、实验报告：
根据以上的实验内容写出实验报告，包括设计原理、程序设计、程序分析、仿真分析、硬件测试和详细实验过程。
