电子工程师
电子技术应用 Vol.29No.5 2003
基于FPGA的全彩色AM-OLED显示屏数字灰度方案
ADigitalGray-ScaleSchemeforFull-ColorAM-OLEDDisplay
BasedonFPGA
尹 盛,程 帅,刘 陈,张五星,刘卫忠
(华中科技大学电子科学与技术系 湖北武汉430074)
【摘 要】 用FPGA设计了基于四分场的2英寸120×(160×3)的全彩色AM-OLED显示屏的数字灰度方案。仿真结果显示,该方案能够实现16级灰度显示。
关键词:AM-OLED,FPGA,灰度,分场
【Abstract】 Adigitalschemebasedon4sub-framesfor2-inchfull-colorAM-OLEDdisplaywith120×(160×3)resolutionisdesignedbyaFPGAdevice.
Keywords:AM-OLED,FPGA,gray-scale,sub-frame
1 引 言
有机电致发光器件(OLED)作为新一代显示器
件,具有轻薄、省电、全彩化、主动发光、响应速度快等优点,在手机、个人电子助理(PDA)、数码相机、车载显示、笔记本电脑、壁挂电视以及军事领域都具有广阔的应用前景。目前,OLED的研究重点是研制高稳定性的器件以达到实用化的要求,但同时研究能实现高质量动态显示的驱动技术也是很重要的,因为只有结合良好的驱动技术,提高反应速度和分辨率,才能将OLED的特点表现出来。
有源驱动的OLED(AM-OLED)和有源驱动的液
晶显示器(AM-LCD)是不同的。OLED的亮度和流过它的电流成正比,为了得到均匀的亮度,分配到每个像素的电流应该是一样的,而驱动LCD只是分配电压。由于多晶硅生长的特点,每个薄膜晶体管(TFT)的阈值电压、载流子迁移率和串联电阻并不一致,这就导致TFT的输出特性具有很大的分散性。因此,OLED显示屏的有源驱动重点要解决的是亮度的均匀性问题和灰度的精确性问题。
OLED显示屏是可以用传统的模拟电压控制法来
1〕
实现灰度的〔。问题在于:亮度和数据电压之间呈非线性关系,缺少一个渐变的易于控制的线性区间。单色OLED显示就要求驱动电压具有很高的控制精度,彩色OLED显示如要同时精确地控制RGB三基色的灰
2〕
度,实现起来难度更大〔。因此,采用模拟电压法调节发光强度,难以精确、有效地实现OLED的灰度级显示,现在总的趋势是使用数字驱动电路。
2 数字灰度原理
本文针对的是2英寸全彩色AM-OLED显示屏,
收稿日期:2003-03-13
基金项目:国家863资助项目(2002AA303260)
像素数为120×(160×3),彩色化方案为白光+RGB滤色片。该显示屏的像素单元电路采用的是双管驱动电路,如图1所示,一个TFT用来寻址,另一个是电流调制晶体管,用来为OLED提供电流。为了防止OLED开启电压的变化导致电流变化,使用的是P沟器件,这样,OLED处于驱动TFT的漏端,源电压与有机层上的电压无关。
由于两个TFT均为P沟的,写信号时,扫描线处于负电位,寻址TFT处于开态,同样是负电位的数据信号存到电容C上;显示时,扫描线处于零电位,驱动TFT受存储电容C上的电压控制,使OLED发光。
在数字驱动方案中,TFT仅仅作为模拟开关使用,将OLED的发光单元看成只存在熄灭和发光2种状态。这样减轻了TFT输出特性不一致带来的影响,但是灰度也必须采用数字方法实现。数字灰度方法包括两类:面积比率灰度(ARG)和时间比率灰度(TRG)。两种方法也可结合起图1 显示屏的双管
驱动电路来使用。
面积比率灰度的基本原
理是:把每个像素分成若干个子像素,那么每个像素的
3〕
亮度由被点亮的子像素的数目决定〔。时间比率灰度的基本原理则是:在较短的时间内,人眼对亮度感觉不仅取决于发光强度,还与发光的时间有关。在一定时间范围内,发光时间越长,人眼感觉的发光强度就越强。因此,根据人眼视觉的“暂留”特性,像素的亮度可由该
〔4〕
像素被点亮的时间决定。脉宽调制、分场、逆变器等数字灰度方案都是基于时间比率灰度的。
・41・尹 盛,等:基于FPGA的全彩色AM-OLED显示屏数字灰度方案
我们采用的是四分场数字灰度方案:把输入视频信号一个场周期分为四个子场,四个子场的发光时间比例为1∶2∶4∶8。OLED在不同子场所加的电压是相同的,使驱动TFT工作在输出特性靠近饱和区的线性区,OLED工作在亮度饱和区,那么,OLED在四个子场的发光有效亮度比例也为1∶2∶4∶8。由于利用子场的组合可以得到16级灰度显示所对应的像素发光时间,所以,可以实现视觉上的16级灰度。对于彩色OLED屏,只需将三基色像素各自以单色方式驱动,然后在屏上进行合成即可。
数字驱动电路的困难在于工作频率比模拟驱动电路高得多。以场频60Hz为例,场周期为16.7ms,其中,0.1ms为场使能信号,用于数据写入和发光时间为16.6ms,16.6ms中8ms用于数据写入,8.6ms用于发光,如采用四分场,每个子场的写入时间为2ms,发光时间分别为0.57ms、1.15ms、2.29ms、4.59ms(1∶2∶4∶8),2ms写入120行,则行频率为60kHz,对于160列RGB,如RGB分开写入,则系统时钟频率高达60kHz×160×3=28.8MHz,如每组RGB同时写入,则该频率为9.6MHz。
依据DVI1.0的说明书,计算机中生成的图像信息传送到DVI显示卡中,经处理并编码成S信号,信号中包含了像素信息、同步信息以及一些控制信息。信息通过3个通道输出,同时还有一个通道用来传送使发送和接收端同步的时钟信号。每一个通道中数据以差分信号方式传输,因此每一个通道需要2根传输线。S信号经电缆至DVI解码器,经解码后产生像素信号R〔7∶0〕、7∶0〕、7∶0〕以及像素时G〔B〔钟同步信号CLK、行同步信号Hsyn、列同步信号Vsyn及帧使能信号DE。
3 控制电路
根据四分场方案的时序,使用现有的LCD控制IC是不现实的,只有用现场可编门阵列(FPGA)对控制电路进行设计。图2是控制、驱动电路的总体方案,B为下载电缆的插座接口,EPC2为编程配置器,D为DVI插座接口,采用Samsung的两片240线的S6B0796作列驱动器,8bit并行输入,用一片160线的S6B0794作行驱动器。
图3 FPGA的内部布局
3.1.2 FPGA
在本方案中,将数据处理单元DSP、控制单元Controller、地址发生单元Address及延时控制单元Delay集成在FPGA中,可以大大地简化电路,减小体积。图3是FPGA内部布局图。
数据处理单元DSP用于将DVI解码器产生的像素信号R〔7∶0〕、G〔7∶0〕、B〔7∶0〕转化为分场像素信号Dout〔15∶0〕,存于SRAM中。控制单元Controller用于控制驱动电路中各模块单元的同步及产生读写RAM时的地址信号。延时控制单元Delay及延时模拟单元Cpdm用于控制每一子场的发光时间,以实现4分场功能,调节显示灰度。各子场显示时间分别为:0.57ms、1.15ms、2.29ms、4.59ms(1∶2∶4∶8)。
3.1.3 缓冲器RAM
缓冲器RAM用于存储一帧待显示的数据信息。它被分成四页,每页分别存储一个子场的数据。页内存储单元与显示屏的像素相对应。3.2 工作过程
由DVI发出Reset信号将显示系统复位,并使
图2 控制、驱动电路的总体方案
3.1 各部分介绍
3.1.1 DVI显示卡和DVI解码器
目前,有2种数字显示接口标准,一是由美国国家半导体公司(NationalSemiconductor,NS)推出的OpenLDI数字显示接口标准,其基础是低压差分信号(LowVoltageDifferentialSignaling,LVDS)接口;另一个是由SiliconImage、Intel、Compaq等公司共同组成数字显示工作组(DigitalDisplayWorkingGroup,DDWG)推出的数字显示接口(DigitalVisualInterface,DVI)标准。DVI标准由DDWG于1994年4月正式推出,它的基础是SiliconImage公司的PanalLink接口技术,采用的是最小化传输差分信号(TransitionMinimizedDifferentialSignaling,S)作为基本电气连接。・42・电子工程师
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LI/～LO(亮/灭)有效,启动显示驱动器。3.2.1 RAM过程
(1)DVI解码器产生像素信号R〔7:4〕、7:4〕、G〔7:4〕,送至FPGA中的DSP单元(对于4分场,只B〔
需像素信号的高4位),同步信号像素时钟CLK与写
列同步信号RAM时钟CPI连接。行同步信号Hsyn、
Vsyn及帧使能信号DE送至控制单元,用于同步控制。依据DVI1.0的说明书,由DVI显示卡发出的信号最低分辨率为0×480,频率为27.175MHz。所以,该显示屏只能显示整幅图的一个部分120×160。
(2)数据处理单元DSP将解码器产生像素信号R〔7:4〕、7:4〕、7:4〕转化为分场数据Dout〔15:0〕,G〔B〔
在控制单元的控制下存于RAM。每帧的数据只能在第四子场的显示时间内写入RAM。3.2.2 显示过程
(1)RAM的输出使能OE有效,在控制器的控制下,从RAM中将第一行数据移入列驱动ICS6B0796中,并在移位完毕时,由S6B0796发出装入信号LP,将此行数据存入输出缓冲器中,同时使行扫描ICS6B0794的第一行有效,将第一行数据写入显示屏的存储电容中。
(2)存储电容充电的过程中,移位寄存器移入下一行,重复过程(1)。
(3)120行写入完毕时,由控制器发出显示信号,启动延时电路Delay,通过延时控制电路进行本子场相应时间的延时。此期间Vs有效,整屏显示图像。若此时正处于第四子场,控制器的Ready有效,将RAM的输入使能端置为有效,由DVI解码器将下一帧显示数据写入RAM。
(4)延时完毕,由延时控制器发出延时完毕信号,通知控制器写入下一子场的数据。控制器使RAM的输出使能(～OE)有效,并启动写入电路,开始将下一子场的数据写入显示屏。
(5)重复过程(1)～(4)。
当不需显示时,使LI/～LO为低电平,使整个显示系统停止工作。
图4 仿真结果
EP1k30TC144-3型FPGA,采用VerilogHDL语言设计了120×160彩色AM-OLED显示屏的控制电路,并在Max+plusⅡ软件中进行了仿真,仿真结果如图4所示。
由仿真时序图可以看出,由DVI在0时刻发出的LI信号启动显示控制器,随后视频数据在DVI发出的时钟同步信号CPO的控制下写入RAM,ADR13～
一帧数据全部写入RAM后,ADR0为内存地址信号。
便启动了显示过程。CPI为控制时钟,EIO2、DIO1、DIO2为控制器与驱动IC的同步控制信号。Vs为延时控制信号,其为高电平时进行子场延时。图4中子场延时时间分别为0.57ms、1.15ms、2.29ms、4.59ms,与要求符合得很好。第四子场延时期内,将下一子场数据写入RAM中,待其延时完毕后,又开始了下一子场的显示。可见本方案能够满足实现16级灰度的要求。
参 考 文 献
1 MengZhiguo,WongMan.Active-MatrixOrganicLight-EmittingDiodeDisplaysRealizedUsingMetal-Induced
UnilaterallyCrystallizedPolycrystallineSiliconThin-Film
Transistors.IEEETransactionsonElectronDevices,2002,49(6):991～996
2 赵 东,耿卫东,吴春亚,等.用FPGA实现OLED灰度级
显示.光电子:激光,2002,13(6):554～558
3 KimuraM,MaedaH,MatsuedaY,etal.TFT-LEPD
withImageUniformitybyAreaRatioGrayScale.Proc.EuroDisplay99,1999:71～74
4 PribatD,PlaisF.MatrixAddressingforOrganicElec-troluminescentDisplays.ThinSolidFilms,2001,383:25～30 ■
4 仿真结果
我们选用Altera公司Acex1K系列的
(上接第37页)同,程序从略。值得注意的是,为保证系统工作可靠,键盘扫描处理完一列后,首先保证使每一列都输出三态门,再使一路为低电平,进行下一次键盘扫描。
再扩展一定数量的输入输出口,对硬件和软件作较小改动即可。
参 考 文 献
1 李 华,等.MCS-51系列单片机实用接口技术.北京:北京
航空航天大学出版社,1993
2 王福瑞.单片微机测控系统设计大全.北京:北京航空航天
大学出版社,1998
3 余祖俊.微机检测与控制应用系统设计.北京:北方交通大
学出版社,2001 ■
5 结束语
本设计用于开关阵列状态识别。实践证明,这种方案切实可行,硬件电路简单,软件编制容易,与上位机通讯时扩展性更强。对于更多点的开关阵列识别,只需
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