(19)中华人民共和国国家知识产权局
(12)发明专利申请
(10)申请公布号 CN 111628768 A(43)申请公布日 2020.09.04
(21)申请号 2020105534.9(22)申请日 2020.06.17
(71)申请人 杭州电子科技大学
地址 310018 浙江省杭州市下沙高教园区2
号大街(72)发明人 张福洪 任继安 易志强 岑友一
张岩 陈豪俊 李祥振 (74)专利代理机构 杭州君度专利代理事务所
(特殊普通合伙) 33240
代理人 杨舟涛(51)Int.Cl.
H03L 7/16(2006.01)
权利要求书1页 说明书3页 附图1页
CN 111628768 A(54)发明名称
一种基于DDS的快跳频率合成器的倍频方法(57)摘要
本发明公开了一种基于DDS的快跳频率合成器的倍频方法，本发明所述基于DDS的快跳频率合成器，通过预编程的方式将频率字先写入DDS(AD9912)的缓存寄存器中，当需要频率切换时，仅需对DDS的60号管脚IO_UPDATE送入一个脉冲信号将缓存寄存器中的频率字加载到工作寄存器中，DDS在1GHz的系统时间下，转换时间仅需60ns，大大提升跳频性能，频率分辨率高。虽然DDS会产生杂散抑制和相噪特性的劣势，但本发明用较高性能的滤波器链路可以较好解决。本发明所述基于DDS的快跳频率合成器的倍频方法，根据DDS器件跳频速度极快的特点，选择了DDS直接倍频方案，可以达到跳频时间在13us左右。
CN 111628768 A
权 利 要 求 书
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1.一种基于DDS的快跳频率合成器的倍频方法，该方法所基于的装置包括温度补偿型晶体振荡器、时钟分配模块、FPGA主控模块、DDS芯片、电源管理模块；所述的温度补偿型晶体振荡器信号输出端口与时钟分配模块的振荡信号输入端口连接，时钟分配模块的时钟信号输出端口与DDS芯片的时钟信号输入端口、FPGA主控模块的时钟信号输入端口连接，FPGA主控模块的控制信号输出端口与DDS芯片控制信号输入端口、时钟分配模块控制信号输入端口连接，其特征在于，该方法具体包括以下步骤：
步骤一：温度补偿型晶体振荡器给时钟分配模块提供参考时钟输入；采用通过FPGA主控模块与时钟分配模块四线制SPI接口相连，实现对时钟分配模块的寄存器配置；
步骤二、时钟分配模块给FPGA主控模块提供时钟、通过差分时钟转单端输出电路给DDS芯片提供时钟；
步骤三、由FPGA主控模块串行控制DDS芯片；
通过预编程的方式将频率字先写入DDS芯片的缓存寄存器中，当需要频率切换时，仅需对DDS芯片送入一个脉冲信号将缓存寄存器中的频率字加载到工作寄存器中，DDS芯片在1GHz的系统时钟下，根据式(1)计算得转换时间；
T＝60/fs，fs为DDS系统时钟 式(1)步骤四、DDS芯片的输出频率fOUT由频率控制输入的频率调谐字FTW控制；fOUT、FTW和系统时钟fSYSCLK之间的关系由式(2)表示，输出频率为式(3)；
步骤五、FPGA向DDS指定寄存器写入频率控制字；
步骤六、FPGA向DDS发送IO_UPDATA信号，此时DDS频率字得到更新，产生跳频点，并在跳频点驻留10us；
步骤七、重复步骤五和步骤六，直到DDS产生所有的跳频点；步骤八、DDS芯片产生的频率通过差分输出，经过差分时钟转单端输出电路，信号通过一个第一带通滤波器再输出到倍频电路中；
步骤九、由DDS芯片直接输出频率信号通过一个隔直电容隔掉直流分量，再经过一个第一功率放大器、一个第二带通滤波器输入第一2倍频器，输出到第二级倍频电路；
步骤十、第二级倍频电路输入频率经过第二功率放大器，再经过第三带通滤波器输入第二2倍频器，后接一个第四带通滤波器再接一级功放电路。
2.根据权利要求1所述的一种基于DDS的快跳频率合成器的倍频方法，其特征在于：所述的第一带通滤波器为6阶带通滤波器、第二带通滤波器为3阶切比雪夫带通滤波器、第三带通滤波器为2阶切比雪夫带通滤波器、第四带通滤波器2阶切比雪夫带通滤波器。
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说 明 书
一种基于DDS的快跳频率合成器的倍频方法
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技术领域
[0001]本发明属于信号发生器技术领域，应用于通信(跳频通信、扩频通信)中，具体涉及一种基于DDS的快跳频率合成器的倍频方法。
背景技术
[0002]从二十世纪七十年代到现在接近50年的时光飞跃，DDS(直接数字式频率合成)从被J.Tierney,C.M.Rader和B.Gold发表的论文里提出，到现在成为第三代频率合成技术。DDS实际是根据相位的概念进行频率合成，采用数字采样存储处理技术，能在数字处理器的控制下精确而快速地变换它的输出频率、相位和幅度。在现代的通信系统中，信号是数字形式的，通过使用现场可编程门阵列(FPGA)方法技术，对DDS进行编程可轻易实现不同的调制形式、合适的信道带宽、跳频规则和数据传输速率。DDS已经成为现代通信技术中的重要组成部分之一，为通信设备系统提供大量精确且迅速转换的载波信号和本振信号。发明内容
[0003]本发明针对现有技术的不足，提供一种基于DDS的快跳频率合成器的倍频方法。[0004]一种基于DDS的快跳频率合成器的倍频方法，该方法所基于的装置包括温度补偿型晶体振荡器、时钟分配模块、FPGA主控模块、DDS芯片、电源管理模块；所述的温度补偿型晶体振荡器信号输出端口与时钟分配模块的振荡信号输入端口连接，时钟分配模块的时钟信号输出端口与DDS芯片的时钟信号输入端口、FPGA主控模块的时钟信号输入端口连接， FPGA主控模块的控制信号输出端口与DDS芯片控制信号输入端口、时钟分配模块控制信号输入端口连接，特征在于，该方法具体包括以下步骤：[0005]步骤一：温度补偿型晶体振荡器给时钟分配模块提供参考时钟输入；采用通过FPGA主控模块与时钟分配模块四线制SPI接口相连，实现对时钟分配模块的寄存器配置；[0006]步骤二、时钟分配模块给FPGA主控模块提供时钟、通过差分时钟转单端输出电路给DDS 芯片提供时钟；[0007]步骤三、由FPGA主控模块串行控制DDS芯片；
[0008]通过预编程的方式将频率字先写入DDS芯片的缓存寄存器中，当需要频率切换时，仅需对DDS芯片送入一个脉冲信号将缓存寄存器中的频率字加载到工作寄存器中，DDS芯片在 1GHz的系统时钟下，根据式(1)计算得转换时间；[0009]T＝60/fs，fs为DDS系统时钟 式(1)[0010]步骤四、DDS芯片的输出频率fOUT由频率控制输入的频率调谐字FTW控制。fOUT、FTW 和系统时钟fSYSCLK之间的关系由式(2)表示，输出频率为式(3)；
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说 明 书
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步骤五、FPGA向DDS指定寄存器写入频率控制字；
[0014]步骤六、FPGA向DDS发送IO_UPDATA信号，此时DDS频率字得到更新，产生跳频点，并在跳频点驻留10us；[0015]步骤七、重复步骤五和步骤六，直到DDS产生所有的跳频点；[0016]步骤八、DDS芯片产生的频率通过差分输出，经过差分时钟转单端输出电路，信号通过一个第一带通滤波器再输出到倍频电路中；[0017]步骤九、由DDS芯片直接输出频率信号通过一个隔直电容隔掉直流分量，再经过一个第一功率放大器、一个第二带通滤波器输入第一2倍频器，输出到第二级倍频电路；[0018]步骤十、第二级倍频电路输入频率经过第二功率放大器，再经过第三带通滤波器输入第二2倍频器，后接一个第四带通滤波器再接一级功放电路。[0019]作为优选，所述的第一带通滤波器为6阶带通滤波器、第二带通滤波器为3阶切比雪夫带通滤波器、第三带通滤波器为2阶切比雪夫带通滤波器、第四带通滤波器2阶切比雪夫带通滤波器。
[0020]本发明具有的有效收益是：[0021]1、本发明所述基于DDS的快跳频率合成器，通过预编程的方式将频率字先写入DDS (AD9912)的缓存寄存器中，当需要频率切换时，仅需对DDS的60号管脚IO_UPDATE 送入一个脉冲信号将缓存寄存器中的频率字加载到工作寄存器中，DDS在1GHz的系统时间下，转换时间仅需60ns，大大提升跳频性能，频率分辨率高。虽然DDS会产生杂散抑制和相噪特性的劣势，但本发明用较高性能的滤波器链路可以较好解决。[0022]2、本发明所述基于DDS的快跳频率合成器，根据DDS器件跳频速度极快的特点，选择了DDS直接倍频方案，可以达到跳频时间在13us左右。附图说明
[0023]图1为本发明所述频率合成器的系统框图；[0024]图2为本发明所述FPGA串行控制DDS；[0025]图3为本发明所述DDS倍频电路设计
具体实施方式
[0026]下面结合附图和实施例对本发明进行进一步的说明。[0027]本发明具体步骤如下：[0028]步骤一、本实施例提供一种基于DDS的快跳频率合成器，其系统框架如图1所示，包括温度补偿型晶体振荡器(TCXO)、时钟分配模块(AD9516)、FPGA主控模块、DDS芯片(AD9912)。
[0029]步骤二、20MHz高精度的TCXO晶振给时钟分配模块(AD9516)提供参考时钟输入。[0030]步骤三、时钟分配模块给FPGA提供40MHz时钟、通过差分时钟转单端输出电路给 DDS提供1000MHz时钟。[0031]步骤四、由FPGA串行控制DDS(AD9912)实现捷变频的设计如图2所示。通过预编程的方式将频率字先写入DDS(AD9912)的缓存寄存器中，当需要频率切换时，仅需对 DDS(AD9912)的60号管脚IO_UPDATE送入一个脉冲信号将缓存寄存器中的频率字加载到工作寄
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说 明 书
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存器中，DDS在1GHz的系统时间下，根据式(1)计算得转换时间仅需60ns，大大提升跳频性能。
[0032]T＝60/fs，fs为DDS系统时钟 式(1)[0033]步骤五、DDS(AD9912)的输出频率fOUT由频率控制输入的频率调谐字(FTW)控制。 fOUT、FTW和fSYSCLK之间的关系由式(2)表示。本设计中系统时钟为1GHz，输出频率根据式(3)可得3.5uHz。
[0034]
[0035]
步骤六、FPGA向DDS指定寄存器写入频率控制字；
[0037]步骤七、FPGA向DDS发送IO_UPDATA信号，此时DDS频率字得到更新，产生跳频点 (在跳频点驻留10us)；[0038]步骤八、重复步骤六和步骤七，直到DDS产生所有的跳频点；[0039]步骤九、DDS(AD9912)产生的频率从50管脚和51管脚差分输出，经过差分时钟转单端输出电路，信号通过一个6阶带通滤波器再输出到后面的倍频电路中；[0040]步骤十、DDS倍频电路设计如图3所示，由DDS直接输出频率信号AD9912_OUT通过一个隔直电容隔掉直流分量，再经过一个功率放大器ADL5601、一个3阶带通滤波器输入2倍频器AMK-2-13+，输出到第二级倍频电路；[0041]步骤十一、第二级倍频电路输入频率为562.5-615MHz，经过功率放大器KC2-11，再经过2阶带通滤波器输入2倍频器KC2-11，后接一个2阶带通滤波器再接一级功放电路；[0042]步骤十二、本发明中采用通过FPGA与时钟控制芯片(AD9516)四线制SPI接口相连，实现对时钟控制芯片(AD9516)的寄存器配置。
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说 明 书 附 图
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图1
图2
图3
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