低功耗逐次逼近模数转换器的研究与设计论文 精品

低功耗逐次逼近模数转换器

的研究与设计

Study and Design of Low-power Successive Approximation Analog-to-digital Converter

(申请清华大学工学硕士学位论文)

培 养 单 位 学 科 研 究 生 指 导 教 师

电子工程系： 电：子科学与技术 ： :

低功耗逐次逼近模数转换器的研究与设计 两

孙 彤

摘 要

毕业设计（论文）原创性声明和使用授权说明

原创性声明

本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。

作 者 签 名： 日 期： 指导教师签名： 日 期：

使用授权说明

本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分

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摘 要

或全部内容。

作者签名： 日 期：

摘 要

逐次逼近模数转换器（ADC）具有中等转换精度和中等转换速度，采用CMOS工艺实现可以保证较小的芯片面积和低功耗，而且易于实现多路转换，在精度、速度、功耗和成本方面具有综合优势，被广泛应用于工业控制、医疗仪器以及微处理器辅助模数转换接口等领域。

论文工作设计了一个电源电压为2.5V，精度为12位，速度为500kS/s的低功耗逐次逼近ADC。电路采用单端轨到轨输入，并具有省电模式。

研究工作主要分为三个部分：①研究设计了一个分段电容式数模转换器（DAC），高端低端各6位，共有128个单位电容，减小了芯片面积，降低了动态功耗，而且高3位采用温度计编码，保证了DAC高位的单调性；分段电容阵列的版图采用共中心的对称布局，以提高电容的匹配精度。②对多级结构比较器进行了研究设计。比较器由三级前置放大器和一级锁存器组成，根据每级前置放大器的位置不同，对它们的增益、带宽、功耗进行了优化，每级前置放大器和模拟缓冲级电路的设计也减小了回程噪声的影响；比较器的设计应用了失调校准技术。仿真结果显示，该比较器可以有效消除10mV输入失调，能够在10MHz速度下分辨0.2mV输入电压，功耗只有600uW，达到了设计要求。③对控制电路进行了研究设计。采用分模块设计方法，使用verilog-HDL描述、自动综合、布局布线生成，能够控制模拟部分完成逐次逼近过程，并可以根据片选信号时间长短控制芯片进入省电模式或者工作模式。

论文工作在完成ADC电路设计仿真的基础上，完成了整个电路的物理版图设计、后仿真及芯片的测试。该逐次逼近ADC采用UMC 0.18um混合信号CMOS工艺设计制造，芯片面积为1.4mm×1mm。实测结果显示，在500kS/s下，其SNDR为63.13dB，即ENOB为10.5位，|DNL|小于2LSB，|INL|小于4LSB，功耗为1.2mW。

关键词：逐次逼近 模数转换器 数模转换器 比较器

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摘 要

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Abstract

Abstract

Successive approximation analog-to-digital converters (ADCs) have medium resolution and medium speed, small chip area and low power consumption can also be achieved in CMOS process. Moreover, it is convenient to make multi-channel conversion. Due to their mixed advantages in resolution, speed, power and cost, successive approximation ADCs are widely applied in industry controlling, medical instruments, auxiliary analog-to-digital interfaces of micro-processors and so on. A 2.5V, 12bit, 500kS/s low-power successive approximation ADC is designed in this thesis, which adopts single rail-to-rail input and has power-down mode.

Study work can be categorized into 3 parts: ①A segmented capacitive digital-to- analog converter (DAC) is designed with 2 separated 6-bit arrays which consist of 128 unit capacitors in all, resulting in smaller chip area and lower dynamic power. Moreover, thermometer coding is applied to the top 3 bits, ensuring the DAC’s monotonicity. Common centroid geometry is introduced in the layout to improve matching property. ②A multi-stage comparator is designed, which is composed of 3 pre-amplifiers and a latch. Each pre-amplifier is optimized according to its position, the design of them and the analog buffer has already taken kickback noise into consideration. An offset cancellation technique is applied too. Simulation results show that, the proposed comparator can distinguish 0.2mV input with 10mV offset at 10MHz, while its power is 600uW. ③The control circuit is designed in several modules, which is described in verilog-HDL, synthesized, placed and routed automatically. This digital block coordinates analog circuits to finish the successive approximation, and switches the chip into power-down mode or work mode. After circuit design and simulation, the physical layout design, post-simulation and chip measurement are also finished. The proposed ADC is designed and fabricated in UMC 0.18um Mixed Mode CMOS process, occupying 1.4mm×1mm. Measurement results show that, its SNDR achieves 63.13dB at 500kS/s, thus ENOB is 10.5bit, and |DNL| is less than 2LSB, |INL| is less than 4LSB, with overall power only 1.2mW. Keywords: successive approximation ADC DAC comparator

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目 录

目 录

第1章 引言 ............................................................................................................... 1 1.1 选题背景及意义 ............................................................................................... 1 1.2 研究工作主要内容 ........................................................................................... 2 1.3 论文各部分主要内容 ....................................................................................... 3 第2章 逐次逼近ADC概述 ..................................................................................... 4 2.1 逐次逼近ADC的工作原理 ............................................................................. 4 2.2 逐次逼近ADC的典型结构 ............................................................................. 5 2.2.1 电压定标型逐次逼近ADC ........................................................................ 5 2.2.2 电流定标型逐次逼近ADC ........................................................................ 7 2.2.3 电荷定标型逐次逼近ADC ........................................................................ 8 2.2.4 其他结构逐次逼近ADC .......................................................................... 13 2.3 逐次逼近ADC的研究现状 ........................................................................... 13 第3章 DAC的研究与设计 .................................................................................... 15 3.1 DAC结构的选择 ............................................................................................ 15 3.2 分段电容DAC的工作原理 ........................................................................... 15 3.3 分段电容DAC的电路设计 ........................................................................... 17 3.4 分段电容DAC的版图设计 ........................................................................... 22 3.4.1 电容匹配精度 ........................................................................................... 22 3.4.2 抑制干扰 ................................................................................................... 25 第4章 比较器的研究与设计 ................................................................................. 25 4.1 比较器的典型结构 ......................................................................................... 25 4.1.1 运放结构比较器 ....................................................................................... 25 4.1.2 Latch比较器 ............................................................................................. 26 4.1.3 高速高精度比较器 ................................................................................... 29 4.2 比较器的失调校准 ......................................................................................... 30 4.3 比较器的设计 ................................................................................................. 32 4.3.1 比较器结构的选择 ................................................................................... 32 4.3.2 第一级运放的设计 ................................................................................... 33

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目 录

4.3.3 第二、三级运放的设计 ........................................................................... 35 4.3.4 回程噪声的考虑 ....................................................................................... 38 4.3.5 比较器系统设计 ....................................................................................... 41 4.4 比较器的版图设计 ......................................................................................... 44 4.4.1 抑制干扰 ................................................................................................... 45 4.4.2 器件匹配 ................................................................................................... 46 第5章 数字控制部分的设计 ................................................................................. 47 5.1 POWER DOWN模块 ..................................................................................... 47 5.2 CLK模块 ........................................................................................................ 48 5.3 TIMING模块 .................................................................................................. 48 5.4 REGISTER模块 ............................................................................................. 48 5.5 ENABLE模块 ................................................................................................ 49 5.6 DAC_DEC模块 .............................................................................................. 49 5.7 OUTPUT模块 ................................................................................................ 49 5.8 上电模块 ......................................................................................................... 49 第6章 数模混合仿真 ............................................................................................. 52 6.1 数模混合仿真 ................................................................................................. 52 6.2 芯片版图 ......................................................................................................... 54 第7章 测试 ............................................................................................................. 55 7.1 实际芯片 ......................................................................................................... 55 7.2 测试平台 ......................................................................................................... 56 7.3 测试过程 ......................................................................................................... 60 7.3.1 静态指标测试 ........................................................................................... 60 7.3.2 动态指标测试 ........................................................................................... 7.3.3 功耗测量 ................................................................................................... 65 7.4 测试结果 ......................................................................................................... 66 第8章 总结与未来工作展望 ................................................................................. 67 参考文献 ..................................................................................................................... 68 致谢与声明 ................................................................................................................. 71

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目 录

个人简历、在学期间发表的学术论文与研究成果 ................................................. 72

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目 录 III 第1章 引言

第1章 引言

1.1 选题背景及意义

模数转换器（Analog-to-Digital Converter，ADC）将模拟信号转换成数字信号，是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于雷达、通信、测控、医疗、仪表、图像和音频等领域。数字信号处理技术和通信产业的迅猛发展，推动着ADC逐步向高速度、高精度和低功耗的方向发展。

逐次逼近ADC与其他几种ADC在精度和速度方面的对比如图1.1所示。高速度ADC的典型结构是Flash型ADC，高精度ADC的典型结构是∑-Δ型ADC，这两种结构分别在速度、精度方面具有绝对优势，在速度、精度两个垂直市场上得到了广泛应用。然而，在其他广阔的应用领域中，人们往往需要一种中等速度、中等精度、低功耗、低成本的ADC，逐次逼近ADC（Successive Approximation ADC）满足了这种需求，占据了广阔的水平市场。

1T100G10G采样率（）1G100M10M1M100K10K24FlashADC两步ADC∑-ΔADC图1.1逐次逼近ADC与其他ADC在精度、速度方面的对比

逐次逼近ADC具有中等转换精度（一般8～16位）和中等转换速度（一般5MS/s以下），采用CMOS工艺制造时可以保证较低的功耗和较小的芯片面积，而且易于实现多路转换，因此在精度、速度、功耗和成本方面具有综合优势，市场应用广泛。

在工业过程控制方面，逐次逼近ADC的典型应用主要是用于放置在远端测

S/s逐次逼近ADC68101214161820222426精度（bit）

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第1章 引言

量各种物理量的传感器[1][2][3][4]，这些利用了逐次逼近ADC的以下几个优势[5]：

1、多种模拟输入范围（单极、双极、差分）； 2、在开关、多通道应用中，能保证零数据延迟； 3、精度与速度适中； 4、功耗低、面积小。

例如在传感器网络应用中，成千上万个传感器节点由1块电池或者几平方毫米的太阳能电池供电，这就要求每个传感器节点面积小、成本低，而且这些节点能够长时间工作，消耗能量很小[3]，逐次逼近ADC正好具有面积小、功耗低、成本低的优势。而在电机控制应用中，需要在同一时刻及时捕获多路模拟输入，完成三相电流和电压测量，这样在一个芯片上集成多个采样/保持电路的逐次逼近ADC就为这类应用提供了极大的便利。

在医疗仪器方面，逐次逼近ADC广泛应用于成像系统，例如CT扫描仪、MRI和X射线系统。逐次逼近ADC具有零延迟、较高采样速率和较好DC指标等优势，保证了成像系统刷新速率高、成像分辨率高。逐次逼近ADC功耗低、面积小等优势在便携式医疗仪器应用（血液分析、血压监测、心脏监测、脉搏测量等）中得到充分发挥[5]。

此外，逐次逼近ADC的综合优势特别适合用作微处理器的辅助ADC接口，可以作为ADC IP核广泛应用于SoC。目前几个做混合信号IP核的大公司，例如ChipIdea、Nordic、Qualcore，用作微处理辅助ADC接口的IP核主要是逐次逼近结构。

1.2 研究工作主要内容

本研究工作旨在设计一款应用于微处理器接口的低功耗逐次逼近ADC，它采用单端输入，工作在2.5V电源电压下，转换精度为12位，采样率为500kS/s，并且带有省电（power down）模式。研究工作大体包括以下几个方面：

1、了解逐次逼近ADC的工作原理、典型结构、发展历史与国内外的研究现状；

2、研究逐次逼近ADC的三个核心模块：DAC、比较器与数字控制部分； 3、设计逐次逼近ADC的模拟部分，包括DAC、比较器、偏置电路、模拟缓冲级等，进行前仿真、版图设计、后仿真等模拟集成电路设计流程；

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第1章 引言

4、使用verilog硬件描述语言对数字控制部分进行RTL代码描述，进行前仿真、综合、后仿真、布局布线等数字集成电路设计流程；

5、利用Cadence spectreVerilog仿真器对整个芯片进行数模混合仿真。 6、模拟部分版图与数字部分版图的拼接，整体版图的设计，流片。 7、电源PCB板与逐次逼近ADC测试PCB板的设计。 8、逐次逼近ADC的测试与分析。

1.3 论文各部分主要内容

第2章介绍逐次逼近ADC的工作原理、典型结构与国内外发展现状； 第3章讨论关键模块DAC的设计，给出电路结构与仿真结果； 第4章研究关键模块比较器，分析电路结构与仿真结果； 第5章论述数字控制部分的功能，列出verilog代码与仿真结果； 第6章描述数模混合仿真流程以及整体芯片仿真结果； 第7章阐述测试过程，并对测试结果进行分析； 第8章总结研究工作，并对未来工作进行展望。

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第2章 逐次逼近ADC概述

第2章 逐次逼近ADC概述

2.1 逐次逼近ADC的工作原理

逐次逼近ADC的基本结构如图2.1所示，主要由采样/保持电路、DAC、比较器、数字控制部分和其他模拟电路组成，核心是DAC、比较器和数字控制部分。

其他模拟电路Vin采样/保持比较器VrefDACCLKSAR数字控制部分OUT 图2.1 逐次逼近ADC的基本结构

逐次逼近ADC使用二进制搜索算法使DAC的输出逐次逼近输入的模拟信号，对于N位逐次逼近ADC至少需要N个转换周期。其大致工作过程如下：首先模拟输入信号Vin被采样保持，送入比较器的一端，然后数字控制部分将逐次逼近寄存器（SAR）最高位（MSB）预置1，其他位全部清零，DAC在Vref和SAR的控制下输出1/2 Vref送入比较器的另一端。如果Vin > 1/2 Vref，那么比较器输出1，SAR最高位定为1；否则，如果Vin < 1/2 Vref，那么比较器输出0，SAR最高位定为0。这样，逐次逼近ADC的最高位就确定了，下面再确定次高位，即先预置SAR次高位为1，如果前一个转换周期确定的MSB = 1，那么此时DAC输出3/4 Vref，Vin与3/4 Vref比较大小，从而确定SAR次高位；如果前一个转换周期确定的MSB = 0，那么此时DAC输出1/4 Vref，Vin与1/4 Vref比较大小，从而确定SAR次高位。依此类推，直到SAR的最低位确定为止，

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第2章 逐次逼近ADC概述

这样SAR的值即逐次逼近ADC的最终输出。

VDACVref¾ Vref½ Vref¼ VrefVinbit2=1bit1=0bit0=0t

图2.2 3位逐次逼近ADC的DAC输出电压

图2.2是一个3位逐次逼近ADC逐次逼近过程中DAC输出电压的示意图，X轴表示时间，Y轴表示DAC输出电压。第一个转换周期，SAR置为100，DAC输出1/2 Vref，由于Vin > 1/2 Vref，所以bit2 = 1；第二个转换周期，SAR置为110，DAC输出3/4 Vref，由于Vin < 3/4 Vref，所以bit1 = 0；第三个转换周期，SAR置为101，DAC输出5/8 Vref，由于Vin < 5/8 Vref，所以bit0 = 0；最终转换结果（即SAR的值）为100。

2.2 逐次逼近ADC的典型结构

逐次逼近ADC的原理比较简单，但是具体实现结构多种多样，每种结构都各有优劣。按照逐次逼近ADC结构中DAC的工作原理，大致可以将逐次逼近ADC分成三种：电压定标、电流定标、电荷定标，下面分别予以讨论。

2.2.1 电压定标型逐次逼近ADC

电压定标型逐次逼近ADC出现最早，工作原理最简单。如图2.3所示[6]，将一个等值电阻串（R0 = R1 = … = R2N-1）放置在参考电压Vref和地之间，每个电阻的端点电压都由开关（S0、S1、…、S2N-1）引出作为分段参考电压，通过开关控制就可以按照二进制搜索算法将相应的分段参考电压送到比较器了。

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第2章 逐次逼近ADC概述

VrefR2-1NS2-1NR2-2NS2-2NS3R2R1R0S2S1S0Vout

图2.3 电阻串DAC

图2.3的电阻串DAC输出电容比较大，而且开关控制信号线数量庞大，N位DAC需要2N条单独的开关控制信号线，因此常常使用开关树的结构，如图2.4所示[6]。使用开关树结构后，虽然开关数量变多了，但是DAC的输出电容变小了，而且开关控制信号线数量也减少了，N位DAC只需要N条单独的开关控制信号线，不过开关的馈通效应可能会引入失调电压。

VrefR2-1D0D1R2-2D0D0D1R2-3………D1DN-1R2-4D0…D0VoutR2R1R0D0D0D1…DN-1D0

图2.4 使用开关树的电阻串DAC

由电阻串DAC组成的电压定标型逐次逼近ADC，最大的优势是能够保证良好的单调性，得到了工业应用[7]，但对于N位逐次逼近ADC需要2N个单位电

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第2章 逐次逼近ADC概述

阻，随着位数的增多，单位电阻和开关呈指数增加，例如，对于8位这种类型的逐次逼近ADC，就需要256个单位电阻和510个开关，这么多单元所占芯片面积是可观的。

2.2.2 电流定标型逐次逼近ADC

电流定标也是早期常见的一种类型，它是利用二进制加权的电流，配合开关实现二进制搜索算法的。常见的电流定标型逐次逼近ADC又可以分为两种，一种使用二进制加权的电流源阵列，一种使用R-2R阶梯。

使用二进制加权电流源阵列的逐次逼近ADC如图2.5所示[8]，它使用等效宽长比为二进制加权的MOS管组成的二进制加权的电流源阵列，可以通过电流比较器将输入电压转换成电流，然后与这些电流源的组合电流进行比较，也可以将这些电流源的组合电流转换成相应电压，然后与输入电压通过电压比较器进行比较。使用MOS管组成的这种结构，由于使用了电流开关，所以转换速度较快，但是MOS管的阈值电压变化较大，MOS管参数的匹配误差会影响二进制加权电流源的匹配，给逐次逼近ADC带来了较大的精度误差。

+-比较器逐次逼近逻辑MSBLSBVinRinVrefRrefVDD11111111数字输出16×1+-32×116×18×14×12×11×14×1/82×1/8使用R-2R阶梯的逐次逼近ADC如图2.6所示，它利用R-2R阶梯中任一节点看进去的阻值恒为R这一性质，通过参考电压Vref产生一组二进制加权的电流，由开关选择得到组合，然后通过反馈电阻Rf得到相应的电压。

运放VSS 图2.5 二进制加权电流源阵列逐次逼近ADC

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第2章 逐次逼近ADC概述

RRRVref2R2R2R2R2RSN-1SN-2SN-3S0RfVout运放DN-1(MSB)DN-2DN-2D0(LSB) 图2.6 R-2R阶梯逐次逼近ADC

然而，开关导通电阻并不为零，这样R-2R阶梯就存在匹配误差。为了消除开关导通电阻的影响，可以加入冗余开关，如图2.7所示[6]。

冗余开关(常闭合)RΔR/22RΔR2RΔR2RΔR

图2.7 使用冗余开关减小R-2R阶梯匹配误差

使用R-2R阶梯的电流定标型逐次逼近ADC，可以在低电压供电的情况下正常工作。但MOS工艺的电阻匹配精度较差，尽管可以使用温度计编码降低对电阻匹配精度的要求[9]，但是电阻阻值受温度影响较大，容易引入非线性误差。这种结构在双极型工艺中使用较多。

2.2.3 电荷定标型逐次逼近ADC

电荷定标型逐次逼近ADC是目前应用较多的一种类型，它利用电容通过电荷再分配完成二进制搜索算法，因此功耗一般比较小，而且不需要额外的采样保持电路。按照电容的组织方式，可以分为并行电容方式和串行电容方式。

并行电容方式一般多指使用二进制加权电容阵列的逐次逼近ADC，它的基本单元有二进制加权的电容阵列、1个与LSB电容等值的冗余电容、开关和比较器，下面以8位并行电容方式的逐次逼近ADC为例说明工作原理。

并行电容结构逐次逼近ADC的转换过程大致可以分为三步。第一步是采样

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第2章 逐次逼近ADC概述

模式（图2.8），所有电容的上极板连接到地，下极板连接到输入电压，这样电

QX=-256CVinVX=0SGND-X+比较器128CS8CS732CS616CS58CS44CS32CS2CS1Cc=CS0SINVinVref 图2.8 采样模式

容上极板存储了与输入电压Vin成正比的电荷Qx = -256CVin。第二步是保持模式（图2.9），上极板接地的开关断开，下极板接地，这样上极板的电压变成Vx =

QX=-256CVinVX=-VinSGND-X+比较器128CS8CS732CS616CS58CS44CS32CS2CS1Cc=CS0SINVinVref 图2.9 保持模式

-Vin。第三步是再分配模式（图2.10）：首先测试最高位（MSB），即先将最大电容的下极板连接到参考电压Vref，这时候的等效电路即是两个等值电容串联组成的分压器，这个操作使得Vx增加了1/2 Vref，即Vx = -Vin + 1/2 Vref。如果Vx < 0，即Vin > 1/2 Vref，那么比较器输出0，MSB = 1；如果Vx > 0，即Vin < 1/2 Vref，那么比较器输出1，MSB = 0。如果比较器输出1，还需要将开关S1接回到地。相似的，次高位的测试可以通过将次高位对应的电容下极板连接到Vref来实现，这会使Vx增加1/4 Vref，即Vx = -Vin + D7 * 1/2 Vref + 1/4 Vref。

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第2章 逐次逼近ADC概述

依此类推，转换过程直到最低位（LSB）确定为止，这样上极板-256CVin的电荷就被再分配到数值为1的位对应的电容上了[10]。

QX=-256CVinVX=-Vin+1/2VrefSGND-X+比较器128CS8CS732CS616CS58CS44CS32CS2CS1Cc=CS0SINVinVref 图2.10 再分配模式

利用二进制加权电容阵列的电荷再分配完成二进制搜索算法，是目前应用较广泛的主流逐次逼近方式[1][3][11][12][13]，它的转换速度比较快，而且稍做修改即可在只有一个参考电压的情况下对有极性的输入电压进行转换，而且由于电容的温度系数比电阻低的多，所以它对工作温度的变化不是很敏感。

二进制加权电容阵列最关键的问题是电容阵列的匹配精度，电容阵列的匹配误差会引入非线性误差，影响逐次逼近ADC精度。不使用校准技术，电容匹配精度可以达到0.1%，如果精心设计版图布局，大概能做到12位左右。使用校准技术校准电容阵列的匹配误差，可以达到更高的精度[14]。二进制加权的电容阵列随着逐次逼近ADC位数的增多，电容值呈指数增加，降低了转换速度，也占用了较大芯片面积，可以使用分段电容的方式解决这个问题。

图2.11是8位分段电容逐次逼近ADC模拟部分的结构图，分段电容Cs将两个的二进制加权电容阵列分隔（当分段电容两边二进制加权电容阵列位数相等时，整个逐次逼近ADC的总电容最小），低4位二进制加权电容阵列还有一个与LSB电容等值的Cc。其工作原理与二进制加权电容阵列逐次逼近ADC相似：首先采样阶段，所有电容下极板与输入模拟信号Vin相接，SGND闭合；然后保持阶段，S8～S0都接地，SGND断开；最后再分配阶段，Sn（n=1,2,…,8）

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第2章 逐次逼近ADC概述

接到Vref代表第n位为1。

Cs＝16/15C+比较器SGND-Cc＝CS0CS12CS24CS38CS4CS52CSCS78CS8SINVinVref 图2.11 分段电容逐次逼近ADC

在图2.11的分段电容结构中，分段电容为

Cs低位电容1C高位电容

（2-1）

这是一个分数值，给版图设计带来麻烦，可以使用图2.12的分段电容结构解决这个问题。

Cs＝CXSGND-+比较器8CS44CS32CS2CS18CS84CS72CS6CS5Cc=CS0SINVinVref 图2.12 改进的分段电容逐次逼近ADC

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第2章 逐次逼近ADC概述

图2.12的分段电容结构工作过程如下：首先采样阶段，S4～S1接地，S8～S5以及S0接Vin，SGND闭合，则Qx = -16CVin；然后保持阶段，S8～S0都接地，SGND断开，则Vx = -256/271 Vin；最后再分配阶段，SIN接到Vref，S8闭合则VX增加128/271 Vref，S1闭合则VX增加1/271 Vref。因此这个X点的最终电压为

8Di256VX(Vin9Vref) i2712i1（2-2）

其中，Di是分段电容第i位的值（Di=1则Si接Vref，Di=0则Si接地），可见输出函数中只是多了一个略小于1的系数，只要比较器的设计留有余量，对ADC的功能以及性能没有影响。

分段电容结构使用了更少的电容，因此速度更快，功耗更小，芯片面积也更小，在速度、功耗、面积与性能之间得到了良好的折衷，目前位数比较高的逐次逼近ADC，大多采用这种结构[15][16]。

串行电容方式使用了串行DAC，如图2.13所示，仅通过2个等值电容的电荷再分配即可完成逐次逼近过程。对于一个N位的串行DAC，整个转换需要N次预充电和N次电荷再分配过程。然而串行DAC的转换是从最低位开始的，故使用串行DAC的N位逐次逼近ADC需要N(N+1)次充放电，而且需要N个比较器的建立时间[17]。

VrefS2S3V1S1V2S4C1C2

图2.13 串行DAC

串行电容逐次逼近ADC只需要两个中等大小的电容，所以比并行电容逐次逼近ADC的芯片面积更小，但是它能达到的精度受开关晶体管的寄生电容影响，而且转换速度慢，应用并不广泛。

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第2章 逐次逼近ADC概述

2.2.4 其他结构逐次逼近ADC

除了上述几种结构，一些混合结构由于它们在性能方面的折衷优势，也得到了广泛应用，尤其是RC混合结构。我们知道，单种无源元件要做到较高的匹配精度是比较困难的，因此了逐次逼近ADC的精度，RC混合结构使用了电阻、电容两种无源元件，相对降低了对单种无源元件匹配精度的要求。由于电容的匹配精度比电阻高，因此在RC混合结构中，常由二进制加权电容阵列组成高位，电阻串组成低位，如图2.14所示，这样逐次逼近ADC的INL性能要好一些。使用RC混合结构以后，总电容值比同等精度的二进制加权电容逐次逼近ADC要小，面积变小，速度变快，因此对RC混合结构[18][19][20][21]及其变形结构[22][23][24][25]的研究与应用也比较多。

比较器……CNVinVrefGND开关CN-1开关……C3开关C2开关C1开关CC开关逐次逼近寄存器电阻串 图2.14 RC混合结构逐次逼近ADC

此外，也有人提出了一些使用其他结构DAC的逐次逼近ADC，例如开关电容结构[26][27]、C-2C阶梯结构[28][29]等等，但都没有得到广泛应用。

2.3 逐次逼近ADC的研究现状

目前工业界的逐次逼近ADC成品以二进制加权电容阵列、分段电容和RC混合结构三种结构为主，精度从10位到16位不等，速度在几KS/s到几MS/s之间，功耗大都在几百mW以下。目前关于逐次逼近ADC的文献有一部分是在这三种结构的基础上，提出改进方案，有一部分是提出了一种较新的结构，目的有三个：提高精度、提高速度、降低功耗。

由于CMOS工艺的，无源器件的匹配精度不高，二进制加权电容阵列逐次逼近ADC只能达到12位精度，利用激光修正等技术可以提高无源器件的

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第2章 逐次逼近ADC概述

匹配精度，但是成本较高，不适于工业生产。因此，各种自校准方法被提出，以提高无源器件的匹配精度，从而提高转换精度。文献[14]使用“失调子DAC”和“校准子DAC”预先对主DAC的低位充电，以此达到校准的目的，使得电容的匹配精度达到18位，ADC达到16位精度。文献[30]使用20个非二进制加权电容DAC和自校准算法，使得电容匹配精度达到22位，ADC达到16位精度。

传统的逐次逼近ADC每个转换周期完成1位的转换，转换速度受到，因此有文献提出多种方法，尝试在一个转换周期完成多位的转换。文献[31]使用2个DAC为3个比较器提供参考电压，这样每个时钟周期可以完成2个位的转换，转换速度提高了一倍，仿真结果显示10位这种结构ADC可以达到41.66 MS/s的采样率。文献[32]使用3个运放电路得到3个参考电压，这样每个转换周期可以完成2个位的转换，从而提高了1倍的转换速度。文献[33]使用额外的低精度、高速度的比较器组完成了“预测逼近”的过程，这样在每个转换周期内，逐次逼近 ADC会尝试2个位，工作速度得到提高。也有文献[33]使用了非二进制电容阵列，虽然每位需要多个转换周期才能完成转换，但是通过增加时钟频率，可以使10位的逐次逼近ADC的采样速率达到20 MS/s。此外，文献[34]提出，随着工艺的不断进步，逐次逼近ADC可能会成为通信接收机常用的高速ADC之一。

低功耗是逐次逼近ADC的一个重要优势，目前文献中常有uW量级的逐次逼近ADC出现。文献[4]使用新的加权电压产生器和模拟加法/减法器协同产生比较器一端的参考电压，在2V供电电压下达到了16位的精度，200 Hz下的功耗是22.2 uW。文献[12]在二进制加权电容阵列组成的逐次逼近ADC的基础上做了一些改变，加入了采样/保持电路，可以在0.5V电源电压下达到8位精度，4.1 kS/s下的功耗是0.85 uW，在1V电源电压下达到9位精度，150 kS/s下的功耗是30 uW。文献[13]使用二进制加权电容阵列组成的逐次逼近ADC，在电源电压1V的情况下达到8位精度，采样率100kHz下的功耗是3.1 uW。文献[35]利用电荷回收技术，可以使逐次逼近ADC的功耗节省37%。

14

第2章 逐次逼近ADC概述

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第3章 DAC的研究与设计

第3章 DAC的研究与设计

3.1 DAC结构的选择

本文2.2节根据DAC结构对逐次逼近ADC进行了分类，较详细地讨论了逐次逼近ADC中常用的DAC结构，即电压定标型、电流定标型、电荷定标型与其他结构。考虑到本文逐次逼近ADC低功耗的要求，DAC选用了电荷定标型的结构，如果使用并行二进制加权电容阵列结构DAC，那么12位DAC需要4096个单位电容，为了减小芯片面积，降低成本，DAC改用了对称的分段电容阵列结构，即高6位与低6位之间由1个单位电容分隔，这种结构只需要128个单位电容即可实现12位DAC。

3.2 分段电容DAC的工作原理

本文使用的分段电容DAC如图3.1所示，其中CS与CC为1个单位电容大小，即CS=CC=C，CM6～CM1与CL6～CL1分别是两个二进制加权的电容阵列，即CM(L)i=2i-1C，总电容为128C。

Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.1 分段电容DAC

该分段电容DAC的工作过程如下：在采样阶段，SIN与VIN闭合，SC、SM6～SM1使电容C0、CM6～CM1下极板与VIN相接，而S0闭合，使它们的上极板与固定电压VCM相接，SL6～SL1使电容CL6～CL1下极板与地相接，如图3.2所示，电荷存储在高位电容CM6～CM1与CC上，电荷数量为

QXC(VINVCM)(63C//C)VCM

（3-1）

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第3章 DAC的研究与设计

Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.2 采样模式

在保持阶段，S0断开，SIN与VREF闭合，SC、SM6～SM1以及SL6～SL1都与地闭合，如图3.3所示，DAC输出电压为

VX

QXCt（3-2）

C(VINVCM)(63C//C)VCM

C(63C//C)4096VINVCM4159Cs+比较器CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.3 保持模式

在电荷再分配阶段，先将第12位（即MSB）置1，即通过SM6将CM6的下极板连接到VREF，如图3.4所示，通过等效电路（图3.6(a)）可以得到DAC输出电压为

VX40961(VINVREF)VCM 41592（3-3）

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第3章 DAC的研究与设计

Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.4 再分配模式之MSB

如果VIN > 1/2 VREF，那么比较器输出0，保留第12位为1，否则第12位清0。依次类推，直到确定了第1位（即LSB）。LSB的确定过程见图3.5，等效电路如图3.6(b)所示，可见LSB电容接VREF使Vx增加1/4159 VREF。

Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.5 再分配模式之LSB

ΔVREF32CΔVXCΔVREFCCΔVX32C63C62CC

(a) MSB (b) LSB

图3.6 再分配阶段等效电路

最终，该分段电容DAC的输出为

124096bVX(VIN13iiVREF)VCM

4159i12（3-4）

其中，bi是分段电容DAC第i位的值，为0或1。

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第3章 DAC的研究与设计

3.3 分段电容DAC的电路设计

课题中使用的分段电容DAC如图3.7所示，C是MIM单位电容，其他电容都是单位电容的整数倍。综合考虑噪声、电容匹配与芯片面积等因素，单位电容定为100fF，这样比较器输入端的等效电容约为6.5pF，分段电容DAC开关的导通电阻在比较器输入端的总噪声功率（kT/C噪声）为6.37×10-10V2，总噪声电压约为25uVrms，比0.5LSB（300uV）小得多，满足噪声要求。 Bit 68C8C8C8C8CBit 58CBit 4Bit 3Bit 2Bit 18C4C2CCCBit 12 & Bit 11 & Bit 108C8C8C8C8C8C8CBit 9Bit 8Bit 74C2CCCS0+-比较器SL6SL6SL6SL6SL5SL5SL4SL3SL2SL1SMC7SMC6SMC5SMC4SMC3SMC2SMC1SM3SM2SM1ScSINVINVREFVCM 图3.7 课题设计的分段电容DAC原理图

为了保证DAC的单调性，高3位（Bit12、Bit11、Bit10）电容采用了温度计编码。考虑到开关的驱动能力，每个开关最多直接驱动8个单位电容，因此第5位使用2个开关（SL5）驱动2组8C，第6位使用4个开关（SL6）驱动4组8C，采用温度计编码的高3位也以8C为1组，分成了7组，由开关SMC7～SMC1驱动。

图3.8是DAC高位开关单元的电路图，除了电源VDD与地GND外，该单元的输入有模拟输入VIN、参考电压VREF、SAR的输出DIN、逻辑控制信号ENABLE，输出OUT与电容下极板相连。当ENABLE为0时（此时比较器进行失调校准），电容下极板接VIN，跟踪模拟输入；当ENABLE为1时，根据SAR的输出DIN（即该电容对应的数字输入）的值，电容下极板接VREF（DIN=1）或者接地GND（DIN=0）。

连通VIN、VREF的传输门开关尺寸应该适中，尽可能减小开关的导通电阻，加快DAC的采样速度，减小DAC的建立时间，同时又要考虑开关的电荷注入效应对DAC精度的影响。接地开关直接使用NMOS实现，尺寸不必太大。

电容下极板DAC低位电容阵列无需对模拟输入采样，所以DAC低位开关单元没有模拟输入VIN，其他电路与高位开关单元类似。

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第3章 DAC的研究与设计

图3.8 DAC中的开关单元

DAC的整体电路图如图3.9所示。

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第3章 DAC的研究与设计

图3.9 课题设计的分段电容DAC电路图

在电源VDD=2.5V、VREF=2.5V的情况下，对DAC进行输入扫描，得到DAC的输出特性曲线如图3.10所示，图中的尖峰是由于电容阵列切换造成的瞬态现象，对DAC的性能没有影响。

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第3章 DAC的研究与设计

图3.10 DAC的输出特性曲线

放大DAC输出特性曲线的一个片断，得到图3.11，LSB≈0.6mV，与理论计算的VREF/4159基本相等。

图3.11 DAC的转换阶梯

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第3章 DAC的研究与设计

3.4 分段电容DAC的版图设计

分段电容DAC是逐次逼近ADC核心模拟电路之一，版图设计对它性能的影响较大，主要体现在电容匹配精度与抑制干扰两个方面。

3.4.1 电容匹配精度

CCLSB, DNL2N1LSB CC电容阵列的匹配误差对逐次逼近ADC的增益误差和失调没有影响，但却直INL2N1接影响逐次逼近ADC的线性度，因此课题逐次逼近ADC对分段电容阵列的电容匹配精度要求较高。图3.12是12位采用分段电容DAC结构的逐次逼近ADC，在电容匹配精度是10位（即电容相对匹配精度0.1%）的情况下，仿真1200次得到的DNL与INL性能，可见电容的匹配误差会给这种结构的逐次逼近ADC引入较大的DNL与INL，特别是在转换点，如011111 111111到100000 000000转换时。

图3.12 电容匹配精度10位时的DNL与INL性能

影响电容匹配精度的因素很多[10]，电容边缘的蚀刻误差是其中之一。由于掩膜板边缘的蚀刻误差和工艺中其他因素的影响，器件的边缘很难精确定位，而且直线边缘通常是在一定误差范围内的不规则形状，这就给电容的有效面积引入了随机误差，从而使电容值在一定范围内具有不确定性。

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第3章 DAC的研究与设计

L4C4C2ΔxC1

图3.13 电容边缘的蚀刻误差

考虑一种简单情况，如图3.13所示，假定原设计C4=2C2=4C1，但在制造过程中，由于边缘蚀刻误差，C4的每个边缘都比设计值向内侧收缩了Δx，那么实际情况C4=2C2(1-η4)2，其中η4=2Δx/L4。即使每个电容的边缘都比设计值向内侧收缩了Δx，由于ηi与电容边长Li有关，仍然不满足原设计的电容值比例，引入较大的电容匹配误差。

为了减轻蚀刻误差对电容匹配精度的影响，可以使用单位电容并联的方式，如图3.14所示，每个电容由几个单位电容并联构成，尽管实际电容值与设计值之间仍然存在误差，但是电容匹配误差却有效减小了。

C4C2C1

图3.14 单位电容并联

影响电容匹配精度的另外一个重要因素，是电容两个极板之间氧化层的梯度效应。实际工艺中，氧化层的厚度并不是均匀的，而是有一定的梯度，这就对电容阵列引入了匹配误差，如图3.15所示。

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第3章 DAC的研究与设计

xC4C2C1hoxx0+ax+…x

图3.15 电介质层的梯度效应

为了减小这个因素的影响，可以改进工艺中氧化层的生长技术，也可以通过单位电容阵列共中心的版图布局得到改善。如图3.16所示，构成每个电容的单位电容围绕共同的中心点对称放置，这样就减小了氧化层梯度对电容匹配精度的影响。

C2C1C4

图3.16 单位电容共中心对称的版图布局

此外，增加冗余单位电容，使分段电容阵列中的每个电容周围的蚀刻环境相同，也增加了电容的匹配精度。

课题分段电容DAC的高6位与低6位分别使用了单位电容共中心对称的版图布局方式，如图3.17所示。其中每个圆代表一个单位电容，相同编号的单位电容并联组成分段电容DAC中的相应电容。白色的圆是冗余单位电容，保证电路电容蚀刻环境相同，它们的上下极板均接地。

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第3章 DAC的研究与设计

c710710987c658469548569c10cc3c3cc10c7542024571031310c9c4c469c6585856710710987ccccccccccc 图3.17 分段电容DAC高6位（低6位）电容排列

课题分段电容DAC使用这种排列方式后，包括冗余电容共有24.2pF，虽然芯片面积变大了，但是电容的匹配精度得到了保证。

3.4.2 抑制干扰

分段电容DAC输出模拟信号，较容易受数字信号、电源噪声等的干扰，版图设计过程中需要考虑抑制干扰问题。

由3.3节可知，整个分段电容DAC可以分为电容阵列与开关单元两部分，版图也按照这两部分划分。如图3.18所示，高6位开关单元与低6位开关单元分别放置在高6位电容阵列与低6位电容阵列两侧，两个电容阵列并排布局，放置在三层保护环内部，以隔离开关单元，减小开关动作对电容阵列的干扰。

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第3章 DAC的研究与设计

保护环高6位开关单元高6位电容阵列低6位电容阵列低6位开关单元分段电容DAC 图3.18 分段电容DAC的版图布局

此外，分段电容DAC的输出电压是电荷再分配的结果，无有源器件驱动，是敏感信号线，因此分段电容DAC的输出线使用了屏蔽，如图3.19所示。这里，分段电容DAC的输出线使用金属3引出，上下被金属1与金属5两层金属地线包围（比使用金属2与金属4两层金属地线包围的寄生电容要小），因而完全隔离了外部电场线，减小了干扰。

金属5金属3金属1接触孔

图3.19 通过上下两层金属地线屏蔽敏感信号

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第4章 比较器的研究与设计

第4章 比较器的研究与设计

4.1 比较器的典型结构

比较器将两个输入信号进行比较，得到数字电路能够识别的数字信号“1”或者“0”，是逐次逼近ADC中另外一个核心模拟单元，它的精度、速度、失调等指标直接影响整个逐次逼近ADC的性能。

按照工作原理，逐次逼近ADC中的比较器大体可以分为两类：运放结构比较器、Latch比较器。运放结构比较器可以分辨较小的输入信号，但是速度较慢；Latch比较器的速度较快，但是只能分辨较大的输入信号。在高速、高精度的应用中，对比较器的精度和速度都有较高的要求，通常将两种比较器级联使用，发挥各自优势，必要时还需要使用失调校准技术。

4.1.1 运放结构比较器

比较器需要将两个输入信号的差值放大到数字电路能够有效识别的幅度，因此自然想到可以用运放结构来设计比较器。设计一个高性能的运放具有较大难度，但是使用运放结构设计比较器就相对简单的多，因为这时运放工作在开环状态下，设计时主要考虑运放的带宽和增益（对于高精度比较器，噪声也是一个重要因素），无需考虑运放的线性度、稳定性等较复杂的因素。

假定比较器由n级单极点运放级联组成 [36]，如图4.1所示，则总增益为

其中Ai是第i级运放的增益。

AA1A2AnAi

i1n（4-1）

VinA1ω1A2ω2图4.1 运放级联组成的比较器

AnωnVout 单极点系统的建立时间常数为

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第4章 比较器的研究与设计

i1iAiui

（4-2）

其中，τi是第i级运放的建立时间常数，ωi是第i级运放的-3dB带宽，ωui是第i级运放的单位增益带宽，Ai是第i级运放的增益。那么n级运放级联组成的比较器的建立时间常数为

nnii11i1inAii1ui

（4-3）

如果每级运放的增益和单位增益带宽相同，都为A0和ωu0，那么级联后组成的比较器的增益为

建立时间常数为

AA0n

（4-4）

nA0u0

（4-5）

如果使用单级运放达到同样的增益，那么建立时间常数为

nA0u0

（4-6）

显然这比n级运放级联比较器的建立时间大的多。因此，运放结构的比较器通常由多级运放级联组成，后面接反相器组驱动数字电路，它具有精度较高、失调电压较小等优点，但是它的比较速度较慢，输出电压与时间成负指数关系，而且静态功耗较大，多出现在较早的文献中[8][18][20][37]。

4.1.2 Latch比较器

Latch比较器的典型电路如图4.2所示[38]，工作过程一般包括两个模式：首先是采样模式（track mode），Φ为低电平，开关S1、S2闭合，晶体管M5关断，输入端X、Y对输入电压采样；然后是锁存模式（latch mode），Φ为高电平，开关S1、S2断开，晶体管M5导通，通过正反馈，输出被迅速锁存。

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第4章 比较器的研究与设计

VDDM3Vin1S1M1ФM5

图4.2 典型Latch比较器

M4XYS2M2Vin2由于使用了正反馈，Latch比较器的速度比较快，下面利用两个首尾互连的运放模型，分析锁存模式下Latch比较器的时间常数[36]，如图4.3所示。

VxVy

图4.3 锁存模式下的Latch比较器模型

假定这两个单级点运放完全相同，跨导为gm，输出电阻为Rout，负载电容为CL，那么由线性模型可以得到

gmVxVyRoutCLdVydt

（4-7）

整理可以得到

gmVyVxdVCLx Routdt（4-8）

AVxVydVydt （4-9）

27

第4章 比较器的研究与设计

其中，A是运放的直流增益

τ是运放的建立时间常数

AVyVxdVx dt（4-10）

AgmRout

（4-11）

CLRoutAu13dB

（4-12）

其中，ωu是运放的单位增益带宽，ω-3dB是运放的-3dB带宽。

式（4-9）与式（4-10）相减得到

VdddVVuV

A1dtAdtdt（4-13）

其中，ΔV=Vx-Vy。求解式（4-13）得到

tVV0eutV0e

l（4-14）

其中，ΔV0是比较器初始的输入电压差，τl是锁存模式下比较器的建立时间常数，即

1luACL gm（4-15）

可以看出，引入正反馈后的建立时间常数，等于单个运放建立时间常数除以增益。如果减小负载电容，增大运放跨导，那么整个Latch比较器的速度可以进一步提高。

由式（4-14）可知，为了产生数字电路能够处理的电压差ΔVlogic，Latch比较器需要的锁存时间为

Tlatchlln(VlogicV0)

（4-16）

Latch比较器初始的输入电压差越大，则其输出达到规定电压幅度的时间越短。

Latch比较器的优点是速度快，输出电压与时间成正指数关系，但它的失调电压较大，容易受噪声干扰，在精度要求不高的场合得到了应用[3][9][12]。

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第4章 比较器的研究与设计

4.1.3 高速高精度比较器

在很多应用中，要求比较器能够在较高速度下分辨较小的输入电压，单独使用上述两种比较器都不能满足要求，这时通常将两种比较器级联组成高速高精度比较器。如图4.4所示，高速高精度比较器由n级运放级联组成预放大级，后面紧跟一级Latch比较器。预放大级对输入信号逐级放大，放大到Latch比较器能够有效识别的幅度，然后Latch比较器通过正反馈将信号迅速放大到数字电路能够有效识别的幅度。

Vin+--++--+Vout 图4.4 高速高精度比较器

这种高速高精度比较器结合了级联运放比较器负指数响应特性和Latch比较器正指数响应特性的优点[39]，如图4.5所示。

VoutVOHLatch预预预预预VXt1VOLt2t

图4.5 高速高精度比较器的时域响应特性

图4.5中，预放大级的增益不足以将输入信号VOL放大到数字电路能够有效识别的幅度，但可以在t1时间内将VOL放大到VX，而VX可以被Latch级识别，并在t2以后放大到数字电路能够有效识别的幅度VOH，因此这种高速高精度比较器对输入VOL的响应时间是t1+t2。如果单独使用运放级联组成的比较器，需要更大的增益，达到VOH的时间要大于t1+t2；如果单独使用Latch比较器，对于初始输入信号VOL，其达到VOH的时间也要大于t1+t2。可见，两种比较器级联构

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第4章 比较器的研究与设计

成的高速高精度比较器在得到较高精度的同时，保证了速度，因此得到了广泛应用[11][19][21][31][40][41]。

4.2 比较器的失调校准

比较器的失调电压是由于电路元件的失配造成的，这种失调通常是随机的，无法预先估计。失调电压的存在会影响比较器的精度，在较高分辨率的ADC中，输入失调电压不能太大，这就要求采用失调校准技术。失调校准技术在MOS工艺中是比较容易实现的，这是因为MOS器件的输入电阻近似无限大，这使得我们能在晶体管栅极上长期储存电荷，这样我们就可以将失调电压储存在电容上，通过与输入叠加来消除失调电压的影响。

常用的失调校准方法有两种，一种是输入失调储存（IOS），一种是输出失调储存（OOS）[38]。顾名思义，IOS是将失调电压储存在输入耦合电容上，OOS是将失调电压储存在输出耦合电容上。下面以包含预放大级、失调存储电容和Latch级的全差分比较器为例，对这两种方法进行讨论。

S5S1 VinS2S4C2S6图4.6 失调校准方法之IOS

S3C1+--+ Vout

图4.6是IOS的示意图，在失调校准阶段，S1、S2断开，S3～S6闭合，预放大级的输出与异端输入短接，组成单位增益的结构，这样C1、C2上就存储了预放大级的失调电压。经过IOS失调校准后，残余输入失调电压为

VOSVOS1QVOSL 1A0CA0（4-17）

其中，VOS1和A0是预放大级的失调电压和增益，ΔQ是S5、S6向C1、C2注入电荷的失配量，C是C1、C2的大小，VOSL是Latch级的失调电压。

30

第4章 比较器的研究与设计

S1 VinS2S3+--+S4C1S5 VoutC2S6

图4.7 失调校准方法之OOS

图4.7是OOS的示意图，在失调校准阶段，S1、S2断开，S3～S6闭合，预放大级的输入被短接，这样C1、C2上就存储了经过放大的预放大级失调电压。经过OOS失调校准后，残余输入失调电压为

VOSQVOSL A0CA0（4-18）

比较式（4-17）与式（4-18）可知，OOS的失调校准效果更好，为了达到同等残余电压，IOS要求预放大级的增益更大。由于IOS的输入耦合电容大小受电荷注入、kT/C噪声等，通常要比OOS大，因此OOS更加常用于比较器并行的结构中。但是OOS的输入级是DC耦合，了输入共模电压的范围，而且由于失调电压是经过放大后存储在电容上，因此OOS中的预放大级增益要严格控制，不能太大，否则电容上的电压饱和后无法反映失调电压的真实大小。

Latch级的输入失调电压通常比较大，常常要求前面预放大级的增益足够大，以此减小整个比较器的残余失调电压，这就不能使用单级OOS的结构，而IOS的速度相对比较慢，因此在高速高精度的比较器设计中，常使用级联失调校准技术，如图4.8所示。这种结构中，每级预放大级的增益都不大，级联以后的增益可以有效消除Latch级的失调电压，通过时钟控制，IOS与OOS同时进行，达到失调校准的目的[11][21][31]。

Vin+--++--+……+--+ Vout

图4.8 级联失调校准

31

第4章 比较器的研究与设计

4.3 比较器的设计

4.3.1 比较器结构的选择

对于2.5V的单端12bit逐次逼近ADC，比较器至少需要分辨1/2 LSB，即大概0.3mV，考虑余量后的设计分辨率为0.2mV。Latch级的失调电压通常在30～60mV，为使Latch级有效识别，需要其输入至少达到100mV。同时，为使该逐次逼近ADC的采样率能够达到500kS/s，要求比较器能够工作在10MHz，这就必须使用高速高精度比较器，并且采用失调校准技术。前面分析可知，预放大级的增益需要达到500。为了保证速度，预放大级的每级运放增益较小，通常在20以下，需要三级运放级联才能使预放大级的增益达到500。课题中的比较器最终使用了三级运放级联加Latch级的多级结构，如图4.9所示。

S2In+S1In-Out+Out-C1In+In-Out+Out-C3In+In-S4Out+OUTOut-运放1运放2运放3VINVCMC2C4S3S5 图4.9 课题中的比较器结构

预放大级使用三级运放级联的结构，并且采用了级联失调校准技术。假设VOS2、VOS3、VOSL分别为运放2、3和Latch级的输入失调电压，A1、A2、A3分别为第一、二、三级运放的增益，ΔQ2,3、ΔQ4,5分别是开关S2与S3、S4与S5注入到电容上的电荷失调量，而且C1=C2=C3=C4=C，那么失调校准后，整个比较器的残余输入失调电压为

VOS

VOS2VOS3VOSLA1(A21)A1A2(A31)A1A2A3Q2,3A1CQ4,5A1A2C

（4-19）

第一级运放使用了OOS失调校准技术，而且需要对小信号进行快速响应，因此要求第一级运放的增益比较小，对于预放大级的整体增益500，可以按照5:10:10的比例进行分配，即第一、二、三级运放的增益分别为5、10、10。

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第4章 比较器的研究与设计

4.3.2 第一级运放的设计

为了满足失调校准与响应速度的要求，第一级运放的增益要求较小，预定为5，带宽要求较大，课题使用二极管连接的PMOS做负载的结构，如图4.10所示。

M5Out-BiasIn+M3M1S0M4M2M6Out+In-

图4.10 第一级运放的结构

其中M1、M2是输入对管，与M3、M4构成cascode结构，可以将回程噪声（kickback noise[42]）减小gm3,4/gm5,6倍，这在比较器一端固定电位、另一端作输入的情况下尤其重要。M5、M6是连接成二极管形式的PMOS管，作为cascode输入级的负载。输出端Out+与Out-之间有复位开关S0，在每个比较周期的最初，由复位信号控制开关S0闭合，将第一级运放复位，加快比较速度。这种结构运放的增益为

A1gm1uN(W1/L1) gm5uP(W5/L5)（4-20）

第一级运放的尾电流源大小为50uA，关键MOS管的尺寸如表4.1所示。

表4.1 第一级运放MOS管尺寸

M1 / M2 M3 / M4 M5 / M6 栅宽W (um) 栅长L (um) 插指数M 3.75 5 2.5 0.5 0.5 1 8 8 2 在2.5V电源电压下对第一级运放进行AC扫描，得到波特图如图4.11所示，

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第4章 比较器的研究与设计

单位增益带宽为60.2MHz，低频增益为14.2dB，相位裕度为96.4°。

图4.11 第一级运放的波特图

由于运放1的最小输入信号达到0.2mV，因此它的噪声性能有可能影响整个比较器的精度。仿真运放1的噪声性能，得到输出噪声积分曲线如图4.12所示，其中输出噪声积分最大为550uV，折合到输入约为110uV，满足整个比较器的设计精度。

图4.12 第一级运放的输出噪声积分曲线

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第4章 比较器的研究与设计

4.3.3 第二、三级运放的设计

第二、三级运放的增益比第一级大，预定为10，课题使用带弱正反馈的运放作为第二、三级，如图4.13所示。

M5Out-BiasIn+M7S0M8M6Out+M3M1M4M2In-

图4.13 带弱正反馈的运放结构

与第一级运放类似，M1、M2是输入对管，与M3、M4构成cascode结构，有效减小了回程噪声。M5、M6是连接成二极管形式的PMOS管，作为cascode输入级的负载。输出端Out+与Out-之间有复位开关S0，在每个比较周期的最初，由复位信号控制开关S0闭合，将第二、三级运放复位，加快比较速度。此外，M7、M8在第一级运放的基础上引入了正反馈，增大了第二、三级运放的增益，其宽长比应该小于M5、M6，否则构成强正反馈，没有稳定建立状态。而且，M7、M8宽长比与M5、M6宽长比的比值对该运放的增益与带宽有直接影响，当(W7,8/L7,8)/(W5,6/L5,6)由0向1趋近时，该运放的增益变大，带宽变小。

下面对带弱正反馈的运放进行详细分析，其小信号模型如图4.14所示。

Vout-Vout+go1C1C2Gm1Vin+gm5Vout-gm7Vout+gm8Vout-gm6Vout+Gm2Vin- 图4.14 带弱正反馈运放的小信号模型

go2Gm1、Gm2分别是M1与M3、M2与M4组成的cascode结构的等效跨导，忽略衬底调制效应有

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第4章 比较器的研究与设计

Gm1gm1ro1(gm3ro31)gm1

ro1(gm3ro31)ro3（4-21）

Gm2gm2ro2(gm4ro41)gm2

ro2(gm4ro41)ro4（4-22）

go1是M1、M3、M5、M7输出阻抗的并联，go2是M2、M4、M6、M8输出阻抗的并联，即

go1111 Rout1ro5ro7（4-23）

go21Rout211 ro6ro8（4-24）

其中，Rout1、Rout2分别是M1与M3、M2与M4组成的cascode结构的等效输出阻抗，忽略衬底调制效应有

Rout1(gm3ro31)ro1ro3 Rout2(gm4ro41)ro2ro4

（4-25） （4-26）

C1、C2分别是两个输出节点的寄生电容，即

列瞬态方程有

Gm1Vingm5Voutgm7Voutgo1VoutC1dVout dt'C1CGD3CDB3CGS5CDB7CGS8CGD7 'C2CGD4CDB4CGS6CDB8CGS7CGD8

（4-27） （4-28）

（4-29）

Gm2Vingm6Voutgm8Voutgo2VoutC2dVout dt（4-30）

注意到Gm1=Gm2，gm5=gm6，gm7=gm8，go1=go2，C1=C2，并且Vin=Vin+-Vin-，Vout=Vout+-Vout-，那么有

Gm1Vingm5Voutgm7Voutgo1VoutC1dVout dt（4-31）

解微分方程，并由初始时Vout=0可得

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第4章 比较器的研究与设计

Vout

Gm1tVinexp()gm5gm7go1Gm1Vingm5gm7go1

（4-32）

其中

C1

gm5gm7go1（4-33）

当τ>0，即gm5+go1>gm7时，电路是一个指数建立过程，建立时间常数为τ，τ值越小，第二、三级运放的工作速度越快。

由式（4-32）也可以得到电路的直流电压增益为

而极点为

那么该电路的增益带宽积为

GBWAv0PGm1 C1Pgm5gm7go1

C1Av0Gm1

gm5gm7go1（4-34）

（4-35）

（4-36）

第二、三级运放的电路结构相同，关键MOS管的尺寸也相同，如表4.2所示，只是尾电流源大小不同，第二级运放为100uA，第三级运放为50uA。

表4.2 第二、三级运放MOS管尺寸

M1 / M2 M3 / M4 M5 / M6 M7 / M8 栅宽W (um) 栅长L (um) 插指数M 3.75 5 3 3 0.5 0.5 1 1 8 8 1 2 在2.5V电源电压下对第二级运放进行AC扫描，得到波特图如图4.15所示，单位增益带宽101.5MHz，直流增益22.6dB，相位裕度.3°。

在2.5V电源电压下对第三级运放进行AC扫描，得到波特图如图4.16所示，单位增益带宽60.1MHz，直流增益20.9dB，相位裕度90.2°。

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第4章 比较器的研究与设计

图4.15 第二级运放的波特图

图4.16 第三级运放的波特图

4.3.4 回程噪声的考虑

课题设计的是一个单端逐次逼近ADC，如图3.1所示，比较器一个输入端

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第4章 比较器的研究与设计

接DAC的输出，另一个输入端接产生VCM的模拟缓冲级。由于这个缓冲级的输出阻抗不是理想的零，因此比较过程中会引入回程噪声。

M5M6M6Out+M4M1M2In-M2S0M3M1M5Out-BiasIn+DAC

图4.17 比较器的回程噪声

如图4.17所示，如果DAC的输出产生较大的负跳变，那么相应的，比较器正输出端会产生很大的负跳变，除以M2漏极到M4漏极的增益得到M2漏极稍小一些的负跳变，这个负跳变通过M2的CGD耦合到比较器的负输入端，即模拟缓冲级的输出端，使得模拟缓冲级的输出也会产生一个负跳变。如果这个跳变比较大，或者无法在有限的时间内稳定建立，那么会给逐次逼近ADC引入误差。例如，DAC的输出从1/2 VREF下跳到1/4 VREF，回程噪声导致模拟缓冲级的输出也会下跳，如果原来模拟缓冲级输出电压比1/4 VREF大，下跳后比1/4 VREF小了，而且无法在比较器工作期间及时恢复，那么比较结果错误。

为了减小回程噪声的影响，稳定模拟缓冲级的输出，课题中比较器的每一级都采用了cascode结构作为输入，减小了每级运放输出到输入的回程增益。此外，在模拟缓冲级输出端增加对地电容也可以改善回程噪声的影响。

图4.18是课题中比较器回程噪声的仿真结果，其中net015是比较器In+的输入，C1_I-是比较器In-的输入，即模拟缓冲级的输出。初始状态时（50ns之前的失调校准阶段），比较器In+输入电压与模拟缓冲级输出电压相等；在350ns～450ns之间，比较器In+输入电压比初始的模拟缓冲级输出电压大很多，大概0.8V；在450ns时刻，比较器In+输入电压产生负跳变，变为比初始模拟缓冲级输出电压小0.3mV，我们希望这时模拟缓冲级的输出电压保持稳定，仍然是初始值。然而，由于回程噪声的影响，比较器In+输入电压的负跳变使得模拟缓冲级输出电压也产生了下跳，而且反而比下跳后的比较器In+输入电压小了。如果

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第4章 比较器的研究与设计

模拟缓冲级输出电压不能及时恢复到比较器In+输入电压之上，那么这个比较周期的结构就是错误的。为了改善这种情况，可以调整模拟缓冲级输出端的对地电容大小。

图4.18 回程噪声的仿真

考虑在450ns时刻：当模拟缓冲级输出端对地电容较小时，模拟缓冲级的输出下跳很大，设为ΔV1，但是很快就可以恢复到比较器In+输入电压以上，用时t1，然后振荡减小到稳定状态；增大对地电容，模拟缓冲级输出电压下跳变小，设为ΔV2，但是回复到比较器In+输入电压以上的时间变长，为t2；增大对地电容到一定数值，模拟缓冲级输出电压下跳很小，设为ΔV3，然后慢慢恢复到比较器In+输入电压以上，用时t3，不出现振荡现象。一般来说，ΔV1 > ΔV2 >ΔV3，t1 < t2 < t3，这样就形成了一个折衷：较大的跳变电压ΔV会使比较器的输出产生较大的误跳变，那么比较器的输出从误跳变恢复的时间也就较长，然而，较短的恢复时间t会帮助比较器尽快从误跳变状态恢复。换句话说，ΔV的作用与t相反，如果ΔV的作用大过t，那么比较器正确建立的时间较长，如果t的作用大过ΔV，那么比较器正确建立的时间较短。因此，从比较器最终输出结果来看，增大对地电容对改善回程噪声的作用不是单调的，有一个由好变差再变好的过程。

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第4章 比较器的研究与设计

经过仿真，课题确定使用1pF的对地电容，不仅改善了回程噪声的影响，而且减小了模拟缓冲级的输出噪声，如图4.19所示，满足设计精度的要求。

图4.19 模拟缓冲级的输出噪声积分曲线

4.3.5 比较器系统设计

除了前面讨论的由三级运放和锁存器组成的比较器核心模块，整个比较器系统还包括偏置电路、模拟缓冲级与控制信号产生模块。

In+In-Out+Out-In+In-Out+Out-In+In-Out+OUTOut-运放1运放2运放3VINVCM模拟buffer偏置电路控制信号产生模块 图4.20 比较器系统结构

偏置电路为各级运放、模拟缓冲级提供尾电流源与偏置信号，并且能在POWERDOWN信号的控制下关断所有偏置信号，使比较器的模拟部分功耗降到

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第4章 比较器的研究与设计

最低，其电路图如图4.21所示。

图4.21 偏置电路电路图

模拟缓冲级由闭环运放和MOS开关组成，为分段电容DAC和比较器提供VCM。由于模拟缓冲级在每个转换周期都要向分段电容DAC上极板充电，充电电流大小对整个逐次逼近ADC的速度有影响，最终确定模拟缓冲级中闭环运放的尾电流源大小为80uA，满足整个ADC的设计要求。其电路图如图4.22所示。

图4.22 模拟缓冲级电路图

一次完整的比较过程包括失调校准、复位、比较和锁存四个阶段，如图4.23所示。当逐次逼近ADC的片选信号/CS为高电平时，比较器进行失调校准，当/CS信号变为低电平时，比较器在每个时钟周期都要完成复位、比较和锁存。

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第4章 比较器的研究与设计

校准比较/CSSCLK一个比较周期复位信号锁存信号

图4.23 比较器系统工作时序图

比较器系统顺序完成这些阶段所需的控制信号由控制信号产生模块提供，该模块主要由时钟延迟电路与其他数字电路组成，如图4.24所示，它能够在一个时钟周期的最初和最后产生一个窄脉冲，并且为比较器系统的数字输出提供时钟控制。

图4.24 控制信号产生模块电路图

图4.25是部分控制信号的仿真结果。仿真表明，整个比较器系统可以有效消除10mV输入失调电压，并可以在10MHz的比较速度下有效分辨0.2mV电压差，达到了预期设计目标。图4.26是有10mV输入失调电压时整个比较器系统的仿真结果，比较器的输入电压经历了小信号输入（0.2mV）、大信号输入（980mV）以及大信号输入跳变到反向小信号的过程（-980mV到0.2mV），可见比较器都可以正常工作。

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第4章 比较器的研究与设计

图4.25 部分控制信号仿真

图4.26 比较器系统的仿真结果

4.4 比较器的版图设计

比较器是逐次逼近ADC的另一核心模块，版图设计对它的性能影响较大，

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第4章 比较器的研究与设计

主要体现在抑制干扰和器件匹配两个方面。

4.4.1 抑制干扰

高精度比较器容易受到数字电路跳变、电源扰动等其他干扰，课题主要从两方面考虑抑制干扰。

首先是版图布局。整个逐次逼近ADC的版图按照比较器、分段电容DAC、数字控制部分的顺序布局，如图4.27所示，这样可以利用分段电容DAC的电容阵列将比较器与数字控制部分在空间上远远隔离，减小数字控制部分的干扰。

比较器分段电容DAC数字控制部分 图4.27 逐次逼近ADC的总体版图布局

此外，比较器内部各模块的版图合理布局，也可以有效减小干扰。如图4.28所示，比较器各个模块的版图基本按照信号流的顺序排列，容易产生干扰的模块，例如控制信号产生模块与Latch各放置在两层保护环内，容易受到干扰的模块，例如偏置电路、模拟缓冲级与三级预放大级也各放置在两层保护环内，有效抑制了模块之间的互相干扰。

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第4章 比较器的研究与设计

偏置电路控制信号产生模块运放1模拟buffer运放2运放3Latch

图4.28 比较器的版图布局

4.4.2 器件匹配

器件匹配对比较器的失调影响较大，特别是第一级运放输入对管的匹配。为此，预放大级每级运放的对管在版图上都使用了中心对称的多插指结构，例如第一级运放输入对管的版图示意图如图4.29所示。

M1M2M2M1M1M2M2M1M2M1M1M2M2M1M1M2 图4.29 第一级运放输入对管的版图示意图

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第5章 数字控制部分的设计

第5章 数字控制部分的设计

DAC和比较器是逐次逼近ADC的核心模拟电路，它们的精度和速度保证了逐次逼近ADC的性能；数字控制部分协调DAC和比较器共同工作，完成逐次逼近算法，实现逐次逼近ADC的功能。

COMP_OUTOUTPUTSDATACS/SCLKCLKTIMINGREGISTERDAC_DECDAC_INPOWERDOWNENABLEVCM_ENABLERESET_ENABLEPOWERDOWN

图5.1 数字控制部分的框图

课题数字控制部分的框图如图5.1所示，其中CS和SCLK是课题逐次逼近ADC的数字输入，SDATA是ADC的数字输出，DAC_IN是DAC的数字输入，VCM_ENABLE、RESET_ENABLE和POWERDOWN是比较器的控制信号，COMP_OUT是比较器的数字输出。

5.1 POWER DOWN模块

课题逐次逼近ADC带有power down功能，满足条件时自动进入省电模式，这是由POWER DOWN模块实现的。当片选信号CS的低电平持续时间大于3个时钟周期，而在第10个时钟周期到来前变为高电平时，POWER DOWN模块输出POWERDOWN信号由0变为1，控制比较器的模拟电路进入省电模式，同时控制CLK模块关断数字电路的时钟信号，使其他数字电路也进入省电模式。在省电模式下，当片选信号CS的低电平持续时间大于等于10个时钟周期时，ADC恢复正常工作模式，POWERDOWN信号由1变为0，使比较器的模拟电路恢复正常工作，同时控制CLK模块允许数字电路的时钟信号进入。

按照功能描述，POWER DOWN模块可以使用4位二进制计数器实现。由于上电时计数器的寄存器需要清零，POWERDOWN信号初始也应该设为0，所以需要一个上电信号来实现清零。

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第5章 数字控制部分的设计

5.2 CLK模块

CLK模块用来限定性的引入时钟信号，从CS信号下降沿开始，时钟信号被引入，第14个时钟周期后，时钟信号被截断。在省电模式下，CLK模块一直截断时钟信号。除此之外，CLK模块还把时钟信号二分频，完成整形等功能。

5.3 TIMING模块

在二分频后的时钟信号驱动下，TIMING模块产生循环码信号，为之后的逐次逼近过程提供时钟。图5.2是POWER DOWN模块、CLK模块和TIMING模块的仿真结果，其中T1～T11是TIMING模块产生的循环码信号。

图5.2 POWER DOWN、CLK、TIMING模块的仿真结果

5.4 REGISTER模块

REGISTER模块是ADC的逐次逼近寄存器（SAR），由12个1位的寄存器组成，TIMING模块输出的循环码信号是寄存器的写时钟，顺序将比较器的输出COMP_OUT写入每个寄存器，并且输出一个0和其他数据到OUTPUT模块，其他时间输出高阻态。

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第5章 数字控制部分的设计

5.5 ENABLE模块

ENABLE模块产生VCM_ENABLE和RESET_ENABLE信号，控制DAC和比较器的工作状态。

5.6 DAC_DEC模块

由于课题的分段电容DAC的高3位使用了温度计编码，输入是16bit，而逐次逼近寄存器是12bit，这就需要一个解码电路将逐次逼近寄存器的值解码成DAC的输入，DAC_DEC模块就完成这个功能，将逐次逼近寄存器的高3位解码为温度计编码。

5.7 OUTPUT模块

OUTPUT模块利用比较器控制信号模块产生的时钟，将REGISTER模块的输出延时寄存，使得最后的输出SDATA在时钟边沿有效。

此外，OUTPUT信号还将REGISTER模块的输出分解成两个信号，控制三态输出门，如图5.3所示，当P=N=0时，O=1，当P=N=1时，O=0，当P=1，N=0时，输出O为高阻。

PON

图5.3 三态输出门

5.8 上电模块

5.1节介绍过，ADC上电后需要有一个滞后电源电压的阶跃信号STARTUP，将POWER DOWN模块内部的所有寄存器清零，为ADC进入正常工作模式做准

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第5章 数字控制部分的设计

备。上电模块实现了这个功能，如图5.4所示。M0、M1、M2连接成二极管的形式，上电时VDD通过M0向C1充电，反相器（M3、M4）输入端的电压缓慢上升，稳定时得电压大于反相器（M3、M4）的翻转阈值电压。这样，上电初，反相器（M3、M4）输出高电平，M8导通，泻放电容C2上的残余电荷，使得C2上极板为低电压，STARTUP信号也为低电平。等到反相器（M3、M4）输入端电压上升到稳定值，反相器（M3、M4）输出低电平，M8关断，VDD通过M7对电容C2充电，M5、M7组成的正反馈结构加快了充电过程，C2上极板电压向VDD变化，当达到反相器（M9、M10）的翻转阈值电压时，反相器（M9、M10、M11、M12）开始翻转，STARTUP信号由低变高。当C2上极板电压达到VDD时，M5、M7都关断。仿真波形如图5.5所示。

VDDM0NODE1M3M5M7NODE4M9M11M6M1C1M2M4NODE2M8NODE3STARTUPC2M10M12

图5.4 上电模块电路图

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第5章 数字控制部分的设计

图5.5 上电模块仿真

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第6章 数模混合仿真

第6章 数模混合仿真

本文第3、4章详细讨论了逐次逼近ADC模拟部分的设计，第5章介绍了数字部分的设计，由于数字部分使用verilog-HDL描述，必须采用数模混合仿真技术将其与模拟部分组合，对整个逐次逼近ADC的功能和性能进行总体仿真。

6.1 数模混合仿真

将数字部分各模块的verilog-HDL代码与电路图中的黑匣子模块相对应，建立起数模混合仿真环境如图6.1所示，然后使用Cadence的SpectreVerilog仿真器对整个逐次逼近ADC进行数模混合仿真。

图6.1 混合仿真环境

图6.2是课题逐次逼近ADC混合仿真的部分波形，CLK是时钟信号，COMP_OUT是比较器的输出，C3_O+和C3_O-是比较器第三级运放的输出，C1_I-是比较器第一级运放的负端输入，也就是模拟缓冲级的输出，DAC_OUT是分段电容DAC的输出，也就是比较器第一级运放的正端输入，SDATA1和SDATA2是数字部分最终的输出，后面接三态输出门。从这些关键信号的仿真波形可以看出，课题设计的模拟部分和数字部分可以协同工作，能够完成逐次逼近过程。

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第6章 数模混合仿真

图6.2 混合仿真波形

FFT6040200dB-20-40-60-8000.51frequency(Hz)1.522.5x 10 图6.3 1024点采样数据的FFT结果

设定电源电压VDD=2.5V，参考电压VREF=2.5V，VIN为幅度2.5V、频率50.293KHz的正弦波，时钟信号频率20MHz，占空比为50%，片选信号频率1MHz，占空比为25%，连续对课题逐次逼近ADC的输出采样1024次，使用Matlab对采样数据进行FFT分析，得到频谱图如图6.3所示。可见，课题逐次

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第6章 数模混合仿真

逼近ADC可以在2.5V下达到1MS/s速度，信噪比达到72.92dB，即12bit精度。混合仿真结果同时显示，其模拟部分功耗约为1mW。

6.2 芯片版图

课题逐次逼近ADC使用UMC 0.18um混合信号CMOS工艺设计制造，整体版图如图6.4所示。整个版图按照模拟、电容、数字的顺序将比较器、DAC、数字控制部分依次摆放，以减小数字部分的干扰。包括PAD在内，整个版图面积为1.4mm×1mm。

图6.4 逐次逼近ADC版图

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第7章 测试

第7章 测试

由于制造过程中的工艺偏差、封装过程中的寄生效应，以及实际使用过程中的电源波动、噪声干扰等诸多非理想因素，芯片的实际性能会比仿真结果差，有时会恶化很多，甚至完全不工作。测试工作是为了获得芯片实际性能的完整数据，是芯片设计全过程的重要环节。本章主要讨论课题逐次逼近ADC的测试，包括测试平台、测试过程与测试结果等。

7.1 实际芯片

课题逐次逼近ADC使用UMC 0.18um混合信号CMOS工艺设计制造，芯片照片如图7.1所示，由于UMC使用了自动金属填充，因此整个芯片大部分被金属覆盖。

图7.1 逐次逼近ADC芯片照片

芯片使用18管脚DIP陶瓷封装，各个管脚的功能介绍如表7.1所示。

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第7章 测试

表7.1 课题逐次逼近ADC管脚对应表

编号 1 2 3 4 5 6 7 8 9 功能 NC，无连接 NC，无连接 IREF，偏置电流输入 VREF，偏置电压输入 VIN，模拟信号输入 GND25A，模拟2.5V地 GND25D，数字2.5V地 GND18D，数字1.8V地 NC，无连接 编号 10 11 12 13 14 15 16 17 18 功能 NC，无连接 NC，无连接 CS，片选信号输入 SCLK，时钟信号输入 SDATA，串行数字信号输出 VDD18D，数字1.8V电源 VDD25D，数字2.5V电源 VDD25A，模拟2.5V电源 NC，无连接 封装后的芯片如图7.2所示。

图7.2 逐次逼近ADC照片

7.2 测试平台

整个测试平台由电源板和ADC测试板组成。电源板提供课题ADC测试需要的各种电源电压、参考电压VREF、偏置电流IREF等，其框图如图7.3所示。

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第7章 测试

LT3024数字1.8V数字2.5V模拟2.5V电源LM317偏置电流产生电路IREFLT3024MAX6173VREF 图7.3 电源板框图

其中LM317是三端稳压芯片，输入、输出电压范围大，并且能够输出较大电流，但输出电压波动较大。LT3024是双端的低噪声LDO稳压芯片，能够进一步稳定电压，输出两个低噪声可调电压。电源板上有两个LT3024芯片，一个提供数字2.5V与数字1.8V电源，另一个提供模拟2.5V电源，并且为偏置电流与偏置电压产生电路提供电源。MAX6173是电压基准芯片，为课题ADC提供稳定的2.5V参考电压。由于课题ADC没有bandgap电路，需要外加偏置电流，这个偏置电流由电源板上的偏置电流产生电路提供。

偏置电流产生电路由运放、三极管和电阻构成，如图7.4所示。运放使用了MAX4470，根据负反馈原理，调节运放正输入端电压就可以稳定的改变PNP三极管Q1的基极电压，从而改变偏置电流IREF。

R0R1-+MAX4470Q1R2IREF 图7.4 偏置电流产生电路框图

ADC测试板主要由一个16bit DAC和课题逐次逼近ADC组成，如图7.5所

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第7章 测试

示，其中DAC选用了ADI公司的AD5061。DAC与待测ADC的电源、参考电压、参考电流由电源板提供，外接DAC控制信号驱动AD5061输出正弦、单斜坡等测试信号，待测ADC将这些模拟输入信号转换成数字输出。

模拟1.8V数字2.5V模拟2.5VDAC控制信号AD5061SA-ADCADC数字输出VREFIREFADC控制信号 图7.5 ADC测试板框图

逐次逼近ADC测试系统框图如图7.6所示，底部的方框是电源板与ADC测试板的组合，AD5061的数据由逻辑分析仪提供，待测ADC的数字输出由逻辑分析仪采样，然后交由计算机分析数据。DAC与待测ADC的时钟相同，都由逻辑分析仪提供，这样可以准确控制待测ADC在DAC每个输出台阶建立稳定后进行采样。为了保证待测ADC模拟输入信号的正确性，AD5061的输出接到示波器与频谱分析仪观察。整个测试平台的实物如图7.7所示。

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第7章 测试

PCClockDataPattern Generator逻辑分析仪Agilent 16702BTiming AnalyzerData示波器Agilent 54845AR频谱分析仪Agilent 8563EC16bit DACAD5061DUT12bit ADC参考电压电源 图7.6 逐次逼近ADC测试系统框图

图7.7 测试平台实物

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第7章 测试

7.3 测试过程

7.3.1 静态指标测试

ADC的静态指标主要包括差分非线性（DNL）、积分非线性（INL），采用单斜坡激励信号进行测试。首先由Matlab产生16bit的上升单斜坡信号，导入逻辑分析仪，由逻辑分析仪驱动AD5061产生上升单斜坡信号，课题逐次逼近ADC对该信号进行采样转换，转换结果由逻辑分析仪采集，再由计算机处理数据。

DAC与ADC的控制时序如图7.8所示，其中CLK/DAC是AD5061的时钟信号，SYNC/DAC是AD5061的同步信号，DIN/DAC是AD5061的串行数据输入，SCLK/ADC是课题ADC的时钟信号，CS/ADC是课题ADC的片选信号。使用这种控制时序，课题ADC可以对DAC的每个输出台阶进行采样，实现了工作同步。理想情况下，课题12bit ADC对16bit上升单斜坡信号进行采样转换，ADC的每个输出码应该重复24=16次。

CLK/DAC与SCLK/ADC相同CLK / DACSYNC / DACDIN / DACSCLK / ADCCS / ADCADC在SCLK上升沿开始转换13.5个SCLK16.5个SCLK6个CLK8个CLK16个CLKDAC在CLK下降沿采样D15D14D13D12D11D10D9D8D7D6D5D4D3D2D1D0ADC在CS下降沿采样

图7.8 DAC与ADC的控制时序

课题逐次逼近ADC的输出曲线如图7.9所示。放大输出曲线局部如图7.10所示，可见对于相同幅度的模拟输入，课题逐次逼近ADC的转换结果基本稳定在1 LSB以内，偶尔会出现2 LSB误差。

放大输出曲线底部靠近ADC最小输出端的位置，如图7.11所示，可见输出码0～7产生失码；放大输出曲线顶部靠近ADC最大输出端的位置，如图7.12所示，可见输出码4095输出次数远远大于16次。这两个现象要么是课题逐次逼近ADC失调造成的，要么是测试板DAC输出失调造成的。通过示波器观察测试版DAC的输出，确定这两个现象是DAC输出失调引起的，输出曲线两端的测试结果并不能如实反映课题逐次逼近ADC的真实性能。

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第7章 测试

40963072CODE2048102400 1638432768INPUT(2.5V/65536)4915265536 图7.9 课题逐次逼近ADC的输出曲线

2108210621042102CODE210020982096209420923335033400 3345033500 INPUT(2.5V/65536)3355033600 图7.10 输出曲线的局部

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第7章 测试

141210CODE8201020304050INPUT(2.5V/65536)60708090 图7.11 输出曲线的底部

40909540944093CODE4092409140904065340653606538065400 6542065440INPUT(2.5V/65536)654606548065500 65520 图7.12 输出曲线的顶部

使用Matlab处理输出曲线数据，得到ADC的DNL性能如图7.13所示，最大DNL为1.9 LSB，而且在电容阵列切换点，例如码512、1024、2048等点，DNL等于-1，即在这些点存在失码，这是由于电容匹配精度有限，导致切换前后电容阵列大小存在误差。

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第7章 测试

DNL21.51LSB0.50-0.5-1010242048CODE30724096 图7.13 DNL性能

DNL的统计特性如图7.14所示，可见绝大部分DNL都在±1 LSB以内。

120010008006004002000-1-0.500.5LSB11.522.5 图7.14 DNL的统计特性

将DNL累加，得到ADC的INL特性如图7.15所示，可见课题逐次逼近ADC的INL都在在±4 LSB以内，而且基本以512个码为周期变化，这说明电容阵列中低9位与第10位的电容匹配误差较大。

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第7章 测试

INL4321LSB0-1-2-3-40500100015002000CODE2500300035004000 图7.15 INL特性

7.3.2 动态指标测试

ADC的动态指标包括信号噪声失真比（SNDR）、有效位数（ENOB），主要采用正弦波激励信号进行测试。由于DAC与ADC转换同步，即DAC的每个输出阶梯都被ADC采样转换一次，ADC的采样点数与DAC的输出点数相同，而FFT运算需要2N采样点，因此本测试中使用Matlab产生65536个DAC输出台阶。为了防止FFT时产生频谱泄露，65536个DAC输出点中需要恰好有质数个周期正弦信号，这样数字化的正弦波每65536个点才重复一次，逻辑分析仪只需采集65536个转换结果就可以进行FFT运算了。

由图7.8可知，DAC与ADC同步工作，ADC每个转换结果需要30个时钟周期，假设逻辑分析仪读取数据的时钟频率为flogic，ADC的采样频率为fsample，65536个数据点包含的正弦波周期数为Nsine，那么正弦波信号的频率为

fsine

1165536165536601fsampleNsineflogicNsine flogicNsine6553660（7-1）

做FFT分析以后，频谱图的整个频率范围与正弦波频率的比为

第7章 测试

频率范围fsample65536 信号频率fsine2Nsine2（7-2）

FFT频谱图中，显示10次谐波已经足够，因此Nsine取3000左右的质数，这里取Nsine=3299。

由于DAC的输出存在失调，因此采用半幅正弦波信号激励ADC，即正弦波峰峰值为1.25V。在500KS/s的速度下，课题逐次逼近ADC对半幅正弦波进行采样转换，Matlab对65536点采样数据进行FFT分析，得到频谱图如图7.16所示。这样得到SNDR为57.13dB，换算成满幅正弦波输入，则SNDR为63.13dB，即ENOB为10.5位。 Frequency Content100信号80604020dB二次谐波0-20-40-6000.51FREQUENCY(Hz)1.522.5x 10 图7.16 65536点采样数据的FFT结果

从FFT的频谱图上还可以观察到二次谐波，这是由转换曲线非线性导致的，其他较高的频谱峰值可能是数字信号干扰或者测试板引入的。频谱图中的谐波分量并不高，影响SNDR的主要因素是噪声。

7.3.3 功耗测量

课题逐次逼近ADC处于正常工作模式时，使用万用表电流档测得平均消耗电流480uA，即功耗1.2mW；当ADC处于省电模式时，平均消耗电流16uA，即功耗40uW。

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第7章 测试

7.4 测试结果

总结前面的测试结果，得到课题逐次逼近ADC的性能如表7.2所示。

表7.2 课题逐次逼近ADC的测试结果 电源电压 输入范围 转换速率 DNL INL SNDR ENOB 功耗 芯片面积 工艺 2.5V 轨到轨 500 KS/s < ±2 LSB < ±4 LSB 63.13dB （25.17kHz） 10.5 bit 1.2mW （正常工作） 40uW （省电模式） 1.4mm×1mm UMC 0.18um CMOS 实际测试结果显示，课题逐次逼近ADC可以实现模数转换的功能，达到了预期的转换速率和功耗要求，并且能够达到10.5位有效转换精度，但是由于电容匹配精度的，芯片DNL与INL偏高。而且由于芯片是单端输入，没有差分电路抗噪声、干扰的优势，测试时的噪声、干扰较高，对有效转换精度的测试结果产生明显影响。

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第8章 总结与未来工作展望

第8章 总结与未来工作展望

本研究工作设计了一款适用于微处理器接口等领域的低功耗逐次逼近ADC，电源电压为2.5V，单端轨到轨输入，转换精度为12位，转换速率为500kS/s，并且具有省电模式。按照逐次逼近ADC的系统结构，设计工作可以分为三个部分，即DAC的设计、比较器的设计与数字控制部分的设计。

课题中的DAC选用了分段电容结构，高低端各6位，共有128个单位电容，节省了芯片面积，降低了动态功耗。为了保证DAC的单调性，高3位电容采用了温度计编码的方式。分段电容DAC中的电容匹配特性对精度影响很大，因此电容阵列使用了共中心对称的版图布局，提高了电容的匹配精度。

比较器是逐次逼近ADC的核心模拟电路，课题采用了三级前置放大器后接锁存器的多级结构，并且应用了失调校准技术。三级前置放大器的总增益为500，根据各级的位置、作用不同，合理分配了每级前置放大器的增益、带宽、功耗。为了减小回程噪声，课题对每级前置放大器和模拟缓冲级进行了优化。仿真结果表明，课题比较器可以有效消除10mV输入失调电压，并能够在10MHz的速度下有效分辨0.2mV电压差，功耗600uW。

逐次逼近ADC需要在数字电路的控制下完成二分查找算法，课题使用自顶向下的方法对数字控制部分进行分模块设计，采用verilog-HDL语言描述，自动综合、布局布线生成数字电路。数字控制部分设计中加入了省电模块的设计，通过监测片选信号持续时间长短，控制芯片处于工作模式或者省电模式。

论文工作完成了整个逐次逼近ADC的电路设计、物理版图设计、后仿真及芯片测试。该ADC采用UMC 0.18um混合信号CMOS工艺设计制造，芯片面积1.4mm×1mm，实测结果显示，在500kS/s下，其SNDR达到了63.13dB，ENOB为10.5位，|DNL|小于2LSB，|INL|小于4LSB，功耗只有1.2mW。

课题逐次逼近ADC的功耗达到了预期要求，但芯片面积偏大，DNL与INL也较大，精度和测试条件也有待改善。未来工作可以着眼于减小电容阵列的芯片面积，提高电容阵列的匹配精度，减小ADC的DNL与INL，同时加入片内bandgap电路，减少芯片管脚，方便芯片的实际使用。

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致谢与声明

致 谢

衷心感谢导师李冬梅副教授对本人的精心指导，她的言传身教将使我终生受益。

感谢雷有华老师、吴恩德博士、周涛师兄，以及实验室全体老师和同学们的热情帮助和支持！

感谢电子工程系老师和同窗好友们的关心和支持！感谢所有帮助过我的人！

孙彤

声 明

本人郑重声明：所呈交的学位论文，是本人在导师指导下，进行研究工作所取得的成果。尽我所知，除文中已经注明引用的内容外，本学位论文的研究成果不包含任何他人享有著作权的内容。对本论文所涉及的研究工作做出贡献的其他个人和集体，均已在文中以明确方式标明。

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个人简历、在学期间发表的学术论文与研究成果

个人简历、在学期间发表的学术论文与研究成果

个人简历

1982年4月8日出生于山东省临沂市。

2000年9月免试进入中山大学电子与通信工程系电子信息科学与技术专业，2004年7月本科毕业并获得理学学士学位。

2004年9月免试进入清华大学电子工程系电路与系统专业攻读硕士学位至今。

发表的学术论文

[1] 孙彤，李冬梅. 逐次逼近ADC综述. 微电子学（已录用）.

[2] 孙彤，李冬梅. 一种精度0.2mV，速度20MHz，功耗600uW的比较器.

微电子学（已录用）. [3] 孙彤，李冬梅. 一种电压2.5V，速度1MS/s，精度12bit逐次逼近A/D转换

器. 微电子学（已录用）.

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